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参数资料
| 型号： | ST7285C |
| 厂商： | 意法半导体 |
| 英文描述： | 8-BIT MCU FOR RDS WITH 48K ROM, 3K RAM, ADC, TWO TIMERS, TWO SPIs, I2C AND SCI INTERFACES |
| 中文描述： | 8位微控制器48,000铁路发展策略光盘，3K内存，ADC，两个定时器，2个SPI，I2C和脊髓损伤接口 |
| 文件页数： | 106/117页 |
| 文件大小： | 748K |
| 代理商： | ST7285C |
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ST72E85 ST72T85
1.5 EPROM/ROM I C COMPATIBILITY APPLICATION NOTE
In order to insure full compatibility between the
EPROM and the ROM versions of the ST7285 mi-
crocontroller, certain timing conditions have to be
respected when using the I
2
C interface.
Otherwise the I
2
C interface of the ST72E85 can:
– Detect an unexpected START or STOP condi-
tion with BUS ERROR detection
– Generate unexpected BTF flag settings
Unexpected START or STOP condition detec-
tion
In the ST72E85 device, due to the synchronisation
between
the
I
2
C
peripheral
(4.332MHz), an unexpected START or STOP con-
dition can be detected in Slave mode. This gener-
ates an unexpected Bus Error and sets the BERR
bit in the SR2 register.
To avoid this effect, the following I C timing has to
be respected:
– tsu
DAT
> 1/f
CPU
~ 230,84ns
– thd
DAT
> 1/f
CPU
~ 230,84ns
In the ROM version of the ST7285, the I
2
C periph-
eral and F
CPU
are asynchronous, so no unexpect-
ed START or STOP condition can be detected.
and
the
f
CPU
Unexpected BTF flag setting after a STOP con-
dition
Due to the reason described in the previous para-
graph, the BTF flag can be set unexpectedly in the
I
2
C interface of the ST72E85 after a STOP condi-
tion is detected in Slave mode.
To recover from this condition, reset and subse-
quently set the PE bit in the CR register when the
STOPF and BTF flags are set at the same time af-
ter a STOP condition detection.
The I
2
C interface is not subject to this effect in the
ROM version of the ST7285.
Figure 46. I C Timing Diagram
SDA
SCL
tsu
DAT
thd
DAT
DATA bit
START bit
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PDF描述 |
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