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参数资料
| 型号： | ST92E141K4D1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, UVPROM, 25 MHz, MICROCONTROLLER, CDIP32 |
| 封装： | WINDOWED, SHRINK, CERAMIC, DIP-32 |
| 文件页数： | 39/178页 |
| 文件大小： | 1097K |
| 代理商： | ST92E141K4D1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页当前第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
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ST92141 - 3-PHASE INDUCTION MOTOR CONTROLLER (IMC)
INDUCTION MOTOR CONTROLLER (Cont’d)
DEAD TIME GENERATOR REGISTER (DTG)
R254 - Read/Write
Register Page: 48
Reset Value: 0011 1111 (3Fh)
Bit 7:6 = Reserved.
Bit 5:0 = DTG[5:0]
Dead time generator value (N).
The delay is N x INTCLK period multiplied by 2.
If N = 0 the delay is 0.
IMC INTERRUPT VECTOR REGISTER (IMCIVR)
R255 - Read/Write
Register Page: 48
Reset Value: undefined (17h)
Bit 7:4 = V[3:0]:
Interrupt Vector Base Address.
User programmable interrupt vector bits.
The most significant nibble of the interrupt vector
address is given by V[3:0]. The other nibble is giv-
en by W[3:0] where W[0] is forced to ‘0’ and W[3:1]
are set by hardware according to the Table 26 In-
terrupt Source Address.
Table 26. Interrupt Source Address
Bit 3 = NMI:
Non Maskable Interrupt pending bit.
This bit is set by hardware when an NMI event oc-
curs and the NMIE bit = 1. The NMI bit can be
cleared by software. It cannot be set by software.
As long as this bit is ‘1’ the NMI signal to ST9 is
kept active (high level).
0: No NMI pending
1: NMI pending
Note: As long as the external NMI signal is active
the NMI bit can not be reset.
Bit 2:0 = PL[2:0]: Priority level for the peripheral
interrupt.
70
-
DTG5 DTG4 DTG3 DTG2 DTG1 DTG0
70
V3
V2
V1
V0
NMI
PL2
PL1
PL0
W[3:1]
Interrupt Source
000
ADT Data transfer
001
ZPC Zero event of PWM counter
010
CM0 PWM counter Compare 0
011
CPT Tacho capture
100
CPU Compare U
101
CPV Compare V
110
CPW Compare W
111
OTC Tacho counter overflow
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