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参数资料
型号： ST92E141K4D1
厂商： STMICROELECTRONICS
元件分类： 微控制器/微处理器
英文描述： 16-BIT, UVPROM, 25 MHz, MICROCONTROLLER, CDIP32
封装： WINDOWED, SHRINK, CERAMIC, DIP-32
文件页数： 76/178页
文件大小： 1097K
代理商： ST92E141K4D1
167/178
ST92141 - ELECTRICAL CHARACTERISTICS
SPI TIMING TABLE
(VDD =5V ± 10%, TA = –40°C to +85°C, CLoad = 50pF, fINTCLK = 25MHz, unless otherwise specified)
Note:
Measurement points are taken with reference to VIH-VIH /VOH-VOH for positive pulse and VIL-VIL /VOL-VOL for negative pulse
(1) Values guaranteed by design.
Legend:
Tck = INTCLK period = OSCIN period when OSCIN is not divided by 2;
2 x OSCIN period when OSCIN is divided by 2;
OSCIN period x PLL factor when the PLL is enabled.
N
° Symbol
Parameter
Condition
Value(1)
Unit
Min
Max
fSPI
SPI frequency
Master
Slave
fINTCLK / 128
0
fINTCLK /4
fINTCLK /2
MHz
1tSPI
SPI clock period
Master
Slave
4 x Tck
2 x Tck
ns
2tLead
Enable lead time
Slave
40
ns
3tLag
Enable lag time
Slave
40
ns
4tSPI_H
Clock (SCK) high time
Master
Slave
80
90
ns
5tSPI_L
Clock (SCK) low time
Master
Slave
80
90
ns
6tSU
Data set-up time
Master
Slave
40
ns
7tH
Data hold time (inputs)
Master
Slave
40
ns
8tA
Access time (time to data active
from high impedance state)
Slave
0
120
ns
9tDis
Disable time (hold time to high im-
pedance state)
240
ns
10
tV
Data valid
Master (before capture edge)
Slave (after enable edge)
Tck / 4
120
ns
11
tHold
Data hold time (outputs)
Master (before capture edge)
Slave (after enable edge)
Tck / 4
0
ns
12
tRise
Rise time
(20% VDD to 70% VDD,CL = 200pF)
Outputs: SCK,MOSI,MIS O
Inputs: SCK,MOSI,MISO,SS
100
ns
s
13
tFall
Fall time
(70% VDD to 20% VDD,CL = 200pF)
Outputs: SCK,MOSI,MIS O
Inputs: SCK,MOSI,MISO,SS
100
ns
s
1
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