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参数资料
| 型号： | XC4VLX15-11FFG676I |
| 厂商： | XILINX INC |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1536 CLBS, 1205 MHz, PBGA676 |
| 封装： | LEAD FREE, FBGA-676 |
| 文件页数： | 38/58页 |
| 文件大小： | 1863K |
| 代理商： | XC4VLX15-11FFG676I |
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Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
43
Table 51: Frequency Synthesis
Attribute
Min
Max
CLKFX_MULTIPLY
2
32
CLKFX_DIVIDE
1
32
Table 52: DCM Switching Characteristics
Symbol
Description
Speed Grade
Units
-12
-11
-10
TDMCCK_PSEN / TDMCKC_PSEN
PSEN Setup/Hold
0.93
0.00
0.93
0.00
1.07
0.00
ns
TDMCCK_PSINCDEC / TDMCKC_PSINCDEC
PSINCDEC Setup/Hold
0.93
0.00
0.93
0.00
1.07
0.00
ns
TDMCKO_PSDONE
Clock to out of PSDONE
0.60
0.69
ns
Table 53: PMCD Switching Characteristic
Symbol
Description
Speed Grade
Units
-12
-11
-10
TPMCCCK_REL / TPMCCKC_REL
REL Setup/Hold for all outputs
0.60
0.00
0.60
0.00
0.60
0.00
ns
TPMCCO_CLK{A1,B,C,D}
RST assertion to clock output deassertion
4.00
4.50
ns
TPMCCKO_CLK{A1,B,C,D}
Max clock propagation delay of PMCD for all outputs
4.60
5.20
ns
PMCD_CLK_SKEW
Max phase between all outputs assuming all inputs
±150
ps
CLKIN_FREQ_PMCD_CLKA_MAX(1)
Max input/output frequency
500
450
400
MHz
CLKIN_PSCLK_PULSE_RANGE
Max duty cycle input tolerance (same as DCM)
Note (2)
PMCD_REL_HIGH_PULSE_MIN
Min pulse width for REL
1.11
1.25
ns
PMCD_RST_HIGH_PULSE_MIN
Min pulse width for RST
1.11
1.25
ns
Notes:
1.
There is no minimum frequency for PMCD.
2.
Refer to Table 47 parameter: CLKIN_PSCLK_PULSE_RANGE.
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PDF描述 |
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| XC4VFX100-11FF1517I | FPGA, 10544 CLBS, 1181 MHz, PBGA1517 |
相关代理商/技术参数 |
参数描述 |
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