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参数资料
型号： XC4VLX15-11FFG676I
厂商： XILINX INC
元件分类： FPGA
英文描述： FPGA, 1536 CLBS, 1205 MHz, PBGA676
封装： LEAD FREE, FBGA-676
文件页数： 6/58页
文件大小： 1863K
代理商： XC4VLX15-11FFG676I
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
www.xilinx.com
Product Specification
14
Table 16: Processor Block Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (CPMC405CLOCK)
Clock and Power Management control inputs
TPPCDCK_CORECKI/
TPPCCKD_CORECKI
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Reset control inputs
TPPCDCK_RSTCHIP/
TPPCCKD_RSTCHIP
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Debug control inputs
TPPCDCK_EXBUSHAK/
TPPCCKD_EXBUSHAK
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Trace control inputs
TPPCDCK_TRCDIS/
TPPCCKD_TRCDIS
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
External Interrupt Controller control inputs
TPPCDCK_CINPIRQ/
TPPCCKD_CINPIRQ
1.04
0.20
1.15
0.20
1.40
0.23
ns, Min
Clock to Out
Clock and Power Management control outputs
TPPCCKO_CORESLP
1.35
1.51
1.74
ns, Max
Reset control outputs
TPPCCKO_RSTCHIP
1.441.591.83
ns, Max
Debug control outputs
TPPCCKO_DBGLDAPU
1.34
1.48
1.70
ns, Max
Trace control outputs
TPPCCKO_TRCCYCLE
1.52
1.68
1.83
ns, Max
Clock
CPMC405CLOCK minimum pulse width, High
TCPWH
1.11
1.25
1.43
ns, Min
CPMC405CLOCK minimum pulse width, Low
TCPWL
1.11
1.25
1.43
ns, Min
Table 17: Processor Block PLB Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (PLBCLK)
Processor Local Bus (ICU/DCU) control inputs
TPPCDCK_ICUBUSY/
TPPCCKD_ICUBUSY
0.60
0.20
0.66
0.20
0.76
0.23
ns, Min
Processor Local Bus (ICU/DCU) data inputs
TPPCDCK_ICURDDB/
TPPCCKD_ICURDDB
0.90
0.20
1.00
0.20
1.15
0.23
ns, Min
Clock to Out
Processor Local Bus (ICU/DCU) control outputs
TPPCCKO_DCUABORT
1.61
1.78
2.05
ns, Max
Processor Local Bus (ICU/DCU) address bus outputs
TPPCCKO_ICUABUS
1.66
1.85
2.13
ns, Max
Processor Local Bus (ICU/DCU) data bus outputs
TPPCCKO_DCUWRDBUS
2.08
2.24
2.57
ns, Max
Table 18: Processor Block JTAG Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (JTAGC405TCK)
JTAG control inputs
TPPCDCK_JTGTDI
TPPCCKD_JTGTDI
1.16
0.20
1.29
0.20
1.48
0.23
ns, Min
JTAG reset input
TPPCDCK_JTGTRSTN
TPPCCKD_JTGTRSTN
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Clock to Out
JTAG control outputs
TPPCCKO_JTGTDO
1.68
1.79
2.14
ns, Max
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