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参数资料
型号： AD9511BCPZ-REEL7
厂商： Analog Devices Inc
文件页数： 5/60页
文件大小： 0K
描述： IC CLOCK DIST 5OUT PLL 48LFCSP
标准包装： 750
类型： 扇出缓冲器（分配），除法器
PLL： 是
输入： 时钟
输出： CMOS，LVDS，LVPECL
电路数： 1
比率 - 输入:输出： 2:5
差分 - 输入:输出： 是/是
频率 - 最大： 1.2GHz
除法器/乘法器： 是/无
电源电压： 3.135 V ~ 3.465 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 48-VFQFN 裸露焊盘，CSP
供应商设备封装： 48-LFCSP-VQ（7x7）
包装： 带卷 (TR)
AD9511
Rev. A | Page 13 of 60
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK1 = 400 MHz
395
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT3) = 100 MHz
Divide Ratio = 4
LVDS (OUT4) = 50 MHz
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
395
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
LVDS (OUT3) = 50 MHz
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
367
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT3) = 100 MHz
Divide Ratio = 4
CMOS (OUT4) = 50 MHz (B Outputs Off)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
367
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
CMOS (OUT3) = 50 MHz (B Outputs Off)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
548
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT3) = 100 MHz
Divide Ratio = 4
CMOS (OUT4) = 50 MHz (B Outputs On)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CLK1 = 400 MHz
548
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
LVDS (OUT4) = 100 MHz
Divide Ratio = 4
CMOS (OUT3) = 50 MHz (B Outputs On)
Interferer(s)
All LVPECL = 50 MHz
Interferer(s)
CMOS OUTPUT ADDITIVE TIME JITTER
Distribution Section only;
does not include PLL or external VCO/VCXO
CLK1 = 400 MHz
275
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
Both CMOS (OUT3, OUT4) = 100 MHz (B Output On)
Divide Ratio = 4
CLK1 = 400 MHz
400
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
CMOS (OUT3) = 100 MHz (B Output On)
Divide Ratio = 4
All LVPECL = 50 MHz
Interferer(s)
LVDS (OUT4) = 50 MHz
Interferer(s)
CLK1 = 400 MHz
374
fs rms
Calculated from SNR of ADC method;
FC = 100 MHz with AIN = 170 MHz
CMOS (OUT3) = 100 MHz (B Output On)
Divide Ratio = 4
All LVPECL = 50 MHz
Interferer(s)
CMOS (OUT4) = 50 MHz (B Output Off)
Interferer(s)
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PDF描述
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