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参数资料
| 型号： | ADSP-21365YSWZ-2BA |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PQFP144 |
| 封装： | MS-026BFB-HD, LQFP-144 |
| 文件页数： | 25/56页 |
| 文件大小： | 2748K |
| 代理商： | ADSP-21365YSWZ-2BA |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页当前第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页
ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Serial Ports
To determine whether communication is possible between two
Serial port signals (SCLK, FS, data channel A, data channel B)
devices at clock speed n, the following specifications must be
are routed to the DAI_P20–1 pins using the SRU. Therefore, the
confirmed: 1) frame sync delay and frame sync setup and hold,
timing specifications provided below are valid at the
2) data delay and data setup and hold, and 3) SCLK width.
DAI_P20–1 pins.
Table 26. Serial Ports—External Clock
Parameter
K and B Grade
Min
Max
Y Grade
Max
Unit
Timing Requirements
tSFSE
1
FS Setup Before SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
tHFSE
1
FS Hold After SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
tSDRE
1
Receive Data Setup Before Receive SCLK
tHDRE
1
Receive Data Hold After SCLK
tSCLKW
SCLK Width
tSCLK
SCLK Period
Switching Characteristics
tDFSE
2
FS Delay After SCLK
(Internally Generated FS in Either Transmit or Receive Mode)
tHOFSE
2
FS Hold After SCLK
(Internally Generated FS in Either Transmit or Receive Mode)
tDDTE
2
Transmit Data Delay After Transmit SCLK
tHDTE
2
Transmit Data Hold After Transmit SCLK
2.5
12
24
9.5
2
9.5
2
11
ns
1 Referenced to sample edge.
2 Referenced to drive edge.
Table 27. Serial Ports—Internal Clock
Parameter
K and B Grade
Min
Max
Y Grade
Max
Unit
Timing Requirements
tSFSI
1
FS Setup Before SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
tHFSI
1
FS Hold After SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
tSDRI
1
Receive Data Setup Before SCLK
tHDRI
1
Receive Data Hold After SCLK
Switching Characteristics
tDFSI
2
FS Delay After SCLK (Internally Generated FS in Transmit Mode)
tHOFSI
2
FS Hold After SCLK (Internally Generated FS in Transmit Mode)
tDFSIR
2
FS Delay After SCLK (Internally Generated FS in Receive Mode)
tHOFSIR
2
FS Hold After SCLK (Internally Generated FS in Receive Mode)
tDDTI
2
Transmit Data Delay After SCLK
tHDTI
2
Transmit Data Hold After SCLK
tSCLKIW
Transmit or Receive SCLK Width
7
2.5
7
2.5
3
–1.0
8
–1.0
3
–1.0
0.5tSCLK – 2
0.5tSCLK + 2
3.5
9.5
4.0
0.5tSCLK + 2
ns
1 Referenced to the sample edge.
2 Referenced to drive edge.
Rev. B
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|
June 2007
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PDF描述 |
|---|---|
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相关代理商/技术参数 |
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