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参数资料
| 型号： | ADSP-21365YSWZ-2BA |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PQFP144 |
| 封装： | MS-026BFB-HD, LQFP-144 |
| 文件页数： | 35/56页 |
| 文件大小： | 2748K |
| 代理商： | ADSP-21365YSWZ-2BA |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
SPDIF Receiver
The following section describes timing as it relates to the SPDIF
receiver. This feature is not available on the ADSP-21363
models.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 37. SPDIF Receiver Output Timing (Internal Digital PLL Mode)
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
LRCLK Delay After SCLK
5
ns
tHOFSI
LRCLK Hold After SCLK
–2
ns
tDDTI
Transmit Data Delay After SCLK
5
ns
tHDTI
Transmit Data Hold After SCLK
–2
ns
tSCLKIW
1
Transmit SCLK Width
38
ns
tCCLK
Core Clock Period
5
ns
1 SCLK frequency is 64 × FS where FS = the frequency of LRCLK.
DRIVE EDGE
SAMPLE EDGE
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATA CHANNEL A/B)
tSCLKIW
tDFSI
tDDTI
tHOFSI
tHDTI
Figure 33. SPDIF Receiver Internal Digital PLL Mode Timing
Rev. B
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June 2007
相关PDF资料 |
PDF描述 |
|---|---|
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| ADUM2401ARWZ-RL | SPECIALTY ANALOG CIRCUIT, PDSO16 |
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| AE105SD1CB | TOGGLE SWITCH, SPDT, MOMENTARY, 0.02A, 20VDC, THROUGH HOLE-STRAIGHT |
相关代理商/技术参数 |
参数描述 |
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