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参数资料
| 型号： | ADSP-21365YSWZ-2BA |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PQFP144 |
| 封装： | MS-026BFB-HD, LQFP-144 |
| 文件页数： | 33/56页 |
| 文件大小： | 2748K |
| 代理商： | ADSP-21365YSWZ-2BA |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
SPDIF Transmitter Input Data Timing
The timing requirements for the input port are given in
Table 35. Input signals (SCLK, FS, and SDATA) are routed to
the DAI_P20–1 pins using the SRU. Therefore, the timing spec
ifications provided below are valid at the DAI_P20–1 pins.
Table 35. SPDIF Transmitter Input Data Timing
Parameter
K and B Grade
Min
Y Grade
Min
Max
Unit
Timing Requirements
tSISFS
1
FS Setup Before SCLK Rising Edge
tSIHFS
1
FS Hold After SCLK Rising Edge
tSISD
1
SData Setup Before SCLK Rising Edge
tSIHD
1
SData Hold After SCLK Rising Edge
tSISCLKW
Clock Width
tSISCLK
Clock Period
tSITXCLKW
Transmit Clock Width
tSITXCLK
Transmit Clock Period
3
36
80
9
20
3
36
80
9.5
20
ns
1 DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
SAMPLE EDGE
tSISD
tSISFS
tSISCLKW
DAI_P20-1
(SDATA)
DAI_P20-1
(TXCLK)
tSIHD
tSIHFS
tSITXCLKW
tSITXCLK
Figure 32. SPDIF Transmitter Input Timing
Oversampling Clock (TXCLK) Switching Characteristics
SPDIF Transmitter has an over sampling clock. This TXCLK
input is divided down to generate the biphase clock.
Table 36. Oversampling Clock (TXCLK) Switching Characteristics
Parameter
Min
Max
Unit
TXCLK Frequency for TXCLK = 768 × FS
TXCLK Frequency for TXCLK = 512 × FS
TXCLK Frequency for TXCLK = 384 × FS
TXCLK Frequency for TXCLK = 256 × FS
Frame Rate
147.5
98.4
73.8
49.2
192.0
MHz
kHz
Rev. B
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June 2007
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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