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参数资料
| 型号： | ADSP-21365YSWZ-2BA |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PQFP144 |
| 封装： | MS-026BFB-HD, LQFP-144 |
| 文件页数： | 26/56页 |
| 文件大小： | 2748K |
| 代理商： | ADSP-21365YSWZ-2BA |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Table 28. Serial Ports—Enable and Three-State
Parameter
Min
K and B Grade
Max
Y Grade
Max
Unit
Switching Characteristics
tDDTEN
1
Data Enable from External Transmit SCLK
tDDTTE
1
Data Disable from External Transmit SCLK
tDDTIN
1
Data Enable from Internal Transmit SCLK
2
–1
7
8.5
ns
1 Referenced to drive edge.
Table 29. Serial Ports—External Late Frame Sync
Parameter
Min
K and B Grade
Max
Y Grade
Max
Unit
Switching Characteristics
tDDTLFSE
1
Data Delay from Late External Transmit FS or
External Receive FS with MCE = 1, MFD = 0
tDDTENFS
1
Data Enable for MCE = 1, MFD = 0
0.5
9
10.5
ns
1 The t
DDTLFSE and tDDTENFS parameters apply to left-justified sample pair as well as DSP serial mode, and MCE = 1, MFD = 0.
EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0
DRIVE
SAMPLE
DRIVE
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATA CHANNEL A/B)
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATA CHANNEL A/B)
DRIVE
SAMPLE
DRIVE
LATE EXTERNAL TRANSMIT FS
1STBIT
2ND BIT
1ST BIT
2ND BIT
tHFSE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
tHFSE/I
NOTE: SERIAL PORT SIGNALS (SCLK, FS, DATA CHANNEL A/B) ARE ROUTED TO THE DAI_P20-1 PINS
USING THE SRU. THE TIMING SPECIFICATIONS PROVIDED HERE ARE VALID AT THE DAI_P20-1 PINS.
Figure 22. External Late Frame Sync1
1 This figure reflects changes made to support left-justified sample pair mode.
Rev. B
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June 2007
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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