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参数资料
| 型号： | ADSP-21365YSWZ-2BA |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PQFP144 |
| 封装： | MS-026BFB-HD, LQFP-144 |
| 文件页数： | 31/56页 |
| 文件大小： | 2748K |
| 代理商： | ADSP-21365YSWZ-2BA |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Sample Rate Converter—Serial Output Port
For the serial output port, the frame-sync is an input and should
meet setup and hold times with regard to SCLK on the output
port. The serial data output, SDATA, has a hold time and delay
specification with regard to SCLK. Note that SCLK rising edge is
the sampling edge and the falling edge is the drive edge.
Table 34. SRC, Serial Output Port
Parameter
Min
K and B Grade
Max
Y Grade
Max
Unit
Timing Requirements
tSRCSFS
1
FS Setup Before SCLK Rising Edge
tSRCHFS
1
FS Hold After SCLK Rising Edge
Switching Characteristics
tSRCTDD
1
Transmit Data Delay After SCLK Falling Edge
tSRCTDH
1
Transmit Data Hold After SCLK Falling Edge
3
2
10.5
12.5
ns
1 DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
tSRCSFS
tSRCHFS
DAI_P20-1
(SDATA)
tSRCTDD
tSRCTDH
SAMPLE EDGE
tSRCCLK
tSRCCLKW
Figure 28. SRC Serial Output Port Timing
Rev. B
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Page 37 of 56
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June 2007
相关PDF资料 |
PDF描述 |
|---|---|
| ADSP-2181BS-160 | 24-BIT, 20 MHz, OTHER DSP, PQFP128 |
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| ADUM2401ARWZ-RL | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| AE101MD1CQ | TOGGLE SWITCH, SPDT, LATCHED, 2A, 30VDC, THROUGH HOLE-STRAIGHT |
| AE105SD1CB | TOGGLE SWITCH, SPDT, MOMENTARY, 0.02A, 20VDC, THROUGH HOLE-STRAIGHT |
相关代理商/技术参数 |
参数描述 |
|---|---|
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