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参数资料
| 型号： | DDRSDRAM |
| 厂商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | DDR SDRAM Specification Version 0.61 |
| 中文描述： | DDR SDRAM的规格版本0.61 |
| 文件页数： | 9/49页 |
| 文件大小： | 750K |
| 代理商： | DDRSDRAM |
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REV. 0.61 August 9. '99
128Mb DDR SDRAM
1. Key Features
Target
Double-data-rate architecture; two data transfers per clock cycle
Bidirectional data strobe(DQS)
Four banks operation
Differential clock inputs(CK and CK)
DLL aligns DQ and DQS transition with CK transition
MRS cycle with address key programs
-. Read latency 2, 2.5 (clock)
-. Burst length (2, 4, 8)
-. Burst type (sequential & interleave)
All inputs except data & DM are sampled at the positive going edge of the system clock(CK)
Data I/O transactions on both edges of data strobe
Edge aligned data output, center aligned data input
LDM,UDM/DM for write masking only
Auto & Self refresh
15.6us refresh interval
Maximum burst refresh cycle : 8
66pin TSOP II package
1.1 Features
1.2 Operating Frequencies
PC266A(-Z)
PC266B(-Y)
PC200(-0)
Speed
133MHz@CL2
133MHz@CL2.5
100MHz@CL2
DLL jitter
±
0.75ns
±
0.75ns
±
0.8ns
*CL : Cas Latency
Maximum Operation
Frequency
Table 1. Operating frequency and DLL jitter
1.3 Device information by Organization
Density
Part No.
Operating Freq.
Interface
Package
128Mb
KM44L32031BT-G(F)Z/Y/0
KM48L16031BT-G(F)Z/Y/0
KM416L8031BT-G(F)Z/Y/0
133/133/100MHz
SSTL_2
66pin
TSOP II
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