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参数资料
| 型号： | GT-48002A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Switched Fast Ethernet Controller for 100BaseX(100BaseX交换式快速以太网控制器) |
| 中文描述： | 交换式快速以太网控制器（100BaseX交换式快速以太网控制器的100BaseX） |
| 文件页数： | 91/102页 |
| 文件大小： | 1001K |
| 代理商： | GT-48002A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页当前第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页
Switched Fast Ethernet Controller
Revision 1.2
89
Status and Command, PCI Offset: 0x004
Bi ts
Fi e l d Na m e
Fun cti o n
In iti a l Va l u e
1
MemEn
Memory Enable.
Controls the GT-48002A’s response to memory
accesses.
0 - Disable, the GT-48002A will ignore all memory
accesses on the PCI bus.
1 - Enable, the GT-48002A will respond to memory
accesses on the PCI bus.
0x1
2
MasEn
Master Enable.
Controls the GT-48002A’s ability to act as a master on
the PCI bus.
0 - Disable
1 - Enable
0x1
4
MemWrInv
Memory Write and Invalidate.
Controls the GT-48002A’s ability to generate Memory
Write and Invalidate commands on the PCI bus.
0 - Disable
1 - Enable
0x0
5
Reserved
Reserved.
Read only.
0x0
6
ParEn
Parity Enable.
Controls the GT-48002A’s ability to respond to parity
errors on the PCI.
0 - Disable
1 - Enable
0x0
8
SysErrEn
System Error Enable.
Controls the GT-48002A’s ability to assert the SErr*
pin.
0 - Disable
1 - Enable
0x0
22:9
Reserve
Reserved.
Read only.
0x0
23
TarFastBB
Target Fast Back-to-Back.
This indicates that the GT-48002A is capable of
accepting Fast Back-to-Back transactions on the PCI
bus. Read-only bit.
0x1
24
DataParDet
Data Parity Detected.
This bit is set by the GT-48002A when it detects a
Data Parity Error during a master operation. This bit is
cleared by writing ‘1’ to it.
0x0
26:25
DevSelTim
Device Select Timing.
These bits indicate the GT-48002A‘s DevSel* timing.
The GT-48002A’s DevSel* timing is always set at
medium (01), as defined in the PCI specification.
Read only.
0x1
28
TarAbort
Target Abort.
This bit is set upon Target Abort. This bit is cleared by
writing ‘1’ to it.
0x0
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PDF描述 |
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