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参数资料
| 型号： | HW-SPAR3A-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 130/143页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER W/SPARTAN-3A |
| 产品培训模块： | FPGAs Spartan3 |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3A |
| 类型： | FPGA |
| 适用于相关产品： | Spartan?3A FPGA，XC3S700A-FG484 |
| 所含物品： | 板，线缆，文档，电源 |
| 相关产品： | XC3S700A-5FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA 122-1722-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-4FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-5FGG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FGG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-5FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-4FG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FGG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA 更多... |
| 其它名称： | 122-1514 |
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Chapter 15: Expansion Connectors
behaves like an internal termination resistor of approximately 100 Ω . On-chip differential
termination is only available on full I/O pairs, not on Input-only pairs.
Differential inputs are powered by the V CCAUX supply, which is 3.3V by default.
Differential inputs are available in any Spartan-3A I/O bank.
R
Pads for 100 Ω
surface-mount resistor
FPGA
Differential termination
(~100 Ω )
FPGA
LxxP_0
LxxN_0
PAD
IBUFDS or
BUFGDS
Signal
LxxP_0
LxxN_0
PAD
IBUFDS or
BUFGDS
Signal
a) External 100 Ω termination resistor
(not provided on Spartan-3A Starter Kit)
b) On-chip differential input termination
UG330_c12_03_032006
Figure 15-4:
Differential Input Termination Options
Using Differential Outputs
Differential inputs are supported within any I/O bank. However, with Spartan-3A FPGA,
differential outputs are only supported on I/O Bank 0 or 2. Differential outputs are
powered by the respective I/O bank output voltage, V CCO . On the Spartan-3A Starter Kit
board, I/O Banks 0, 1, and 2 are all powered by a 3.3V supply.
I
FPGA
Signal
OBUFDS
PAD
LxxP_2
LxxN_2
UG330_c12_06_072706
Figure 15-5: Differential Outputs
Differential Trace Layout Considerations
highlights the differential I/O signal traces. These traces were routed for optimal signal
integrity.
?
?
?
?
?
All differential pairs are routed with matched 100 Ω impedance on the top board layer
for maximum performance.
The traces were routed to avoid via where possible.
The trace lenghts for differential pairs routed to a specific header (either the “Receive”
or “Transmit” header) were matched to within 0.25 inches.
The differential signals connections on the FPGA use the outter two ball rings to avoid
breakout congestion.
The “Receive” differential clock pair, highlighted in blue in Figure 15-6 , connects to a
differential global clock input pair, GCLK7 and GCLK8. Using these global clock
130
Spartan-3A FPGA Starter Kit Board User Guide
UG330 (v1.3) June 21, 2007
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