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参数资料
| 型号： | HW-SPAR3A-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 36/143页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER W/SPARTAN-3A |
| 产品培训模块： | FPGAs Spartan3 |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3A |
| 类型： | FPGA |
| 适用于相关产品： | Spartan?3A FPGA，XC3S700A-FG484 |
| 所含物品： | 板，线缆，文档，电源 |
| 相关产品： | XC3S700A-5FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA 122-1722-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-4FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-5FGG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FGG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-5FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-4FG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FGG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA 更多... |
| 其它名称： | 122-1514 |
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Chapter 3: Clock Sources
Clock Connections
each of the clock inputs also optimally connects to an associated DCM.
Only the CLK_AUX or the CLK_SMA input can use the associated DCM at any time.
However, both inputs are available as clock inputs.
R
Table 3-1:
Clock Inputs and Associated Global Buffers and DCMs
Clock Input
CLK_50MHZ
CLK_AUX
CLK_SMA
FPGA Pin
E12
V12
U12
I/O Bank
0
2
2
Global Buffer
GCLK5
GCLK2
GCLK3
Associated DCM
Top Right
Bottom Right
LOC
DCM_X2Y3
DCM_X2Y0
50 MHz On-Board Oscillator
The board includes a 50 MHz oscillator with a 40% to 60% output duty cycle. The oscillator
is accurate to ±2500 Hz or ±50 ppm.
Auxiliary Clock Oscillator Socket
The provided eight-pin socket accepts clock oscillators that fit the eight-pin DIP (8DIP)
footprint. Use this socket if the FPGA application requires a frequency other than 50 MHz.
Alternatively, use the FPGA’s Digital Clock Manager (DCM) to generate or synthesize
other frequencies from the on-board 50 MHz oscillator.
Caution! Be aware of the pin 1 orientation on the crystal oscillator when installing it in the
associated socket.
SMA Clock Input or Output Connector
To provide a clock from an external source, connect the input clock signal to the SMA
connector. The FPGA can also generate a single-ended clock output or other high-speed
signal on the SMA clock connector for an external device.
UCF Constraints
The clock input sources require two different types of constraints. The location constraints
define the I/O pin assignments and I/O standards. The period constraints define the clock
period—and consequently the clock frequency—and the duty cycle of the incoming clock
signal.
Location
I/O pin assignment and the I/O standard used.
NET "CLK_50MHZ" LOC = "E12"| IOSTANDARD = LVCMOS33 ;
NET "CLK_AUX"
NET "CLK_SMA"
LOC = "V12"| IOSTANDARD = LVCMOS33 ;
LOC = "U12"| IOSTANDARD = LVCMOS33 ;
Figure 3-2:
UCF Location Constraints for Clock Sources
36
Spartan-3A FPGA Starter Kit Board User Guide
UG330 (v1.3) June 21, 2007
相关PDF资料 |
PDF描述 |
|---|---|
| HW-SPAR3AN-SK-UNI-G | KIT STARTER SPARTAN-3 AN |
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相关代理商/技术参数 |
参数描述 |
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