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参数资料
| 型号： | HW-SPAR3A-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 82/143页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER W/SPARTAN-3A |
| 产品培训模块： | FPGAs Spartan3 |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3A |
| 类型： | FPGA |
| 适用于相关产品： | Spartan?3A FPGA，XC3S700A-FG484 |
| 所含物品： | 板，线缆，文档，电源 |
| 相关产品： | XC3S700A-5FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA 122-1722-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-4FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-5FGG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FGG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-5FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-4FG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FGG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA 更多... |
| 其它名称： | 122-1514 |
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Chapter 10: Analog Capture Circuit
ADC_OUT
Slave: LTC1407A-1 A/D Converter
R
Spartan-3A
FPGA
Master
AD_CONV
SPI_SCK
Z
D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 9 D 10 D 11 D 12 D 13
Channel 1
Z
D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 9 D 10 D 11 D 12 D 13
Channel 0
Z
Converted data is presented with a latency of one sample.
The sampled analog value is converted to digital data 32 SPI_SCK cycles after asserting AD_CONV.
AD_CONV
SPI_SCK
Sample
point
The converted values is then presented after the next AD_CONV pulse.
Sample
point
ADC_OUT
Channel 0
13
0
Channel 1
13
0
Channel 0
13
UG330_c10_05_032007
Figure 10-6: Analog-to-Digital Conversion Interface
SPI slave select enable. Be sure to provide enough SPI_SCK clock cycles so that the ADC
leaves the ADC_OUT signal in the high-impedance state. As shown in Figure 10-6 , use a
34-cycle communications sequence. The ADC 3-states its data output for two clock cycles
before and after each 14-bit data transfer.
4ns min
AD_CONV
3ns
19.6ns min
SPI_SCK
1
2
3
4
5
6
8ns
ADC_OUT
High-Z
Channel 0
13
12
11
AD_CONV
45ns min
SPI_SCK
ADC_OUT
30
Channel 1
3
2
31
1
32
0
33
6ns
34
High-Z
The A/D converter sets its SDO output line to high impedance after 33 SPI_SCK clock cycles
UG330_c10_06_032007
Figure 10-7:
Detailed SPI Timing to ADC
UCF Location Constraints
Figure 10-8 provides theUser Constraint File(UCF)constraints for the amplifier interface,
including the I/O pin assignment and I/O standard used.
NET "AD_CONV"
NET "SPI_SCK"
NET "AD_DOUT"
LOC = "Y6" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 4 ;
LOC = "AA20" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 12 ;
LOC = "D16" | IOSTANDARD = LVTTL ;
Figure 10-8:
UCF Location Constraints for the ADC Interface
82
Spartan-3A FPGA Starter Kit Board User Guide
UG330 (v1.3) June 21, 2007
相关PDF资料 |
PDF描述 |
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参数描述 |
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| HW-SPAR3-CPLD-DK-J | 功能描述:KIT HDWR FOR SPARTAN3/CPLD-JAPAN RoHS:否 类别:编程器，开发系统 >> 过时/停产零件编号 系列:- 标准包装:1 系列:- 传感器类型:CMOS 成像，彩色（RGB） 传感范围:WVGA 接口:I²C 灵敏度:60 fps 电源电压:5.7 V ~ 6.3 V 嵌入式:否 已供物品:成像器板 已用 IC / 零件:KAC-00401 相关产品:4H2099-ND - SENSOR IMAGE WVGA COLOR 48-PQFP4H2094-ND - SENSOR IMAGE WVGA MONO 48-PQFP |
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| HW-SPAR3E-DISP-DK-UNI-G-PROMO | 功能描述:KIT DEV SPARTAN3E DISPLAY RoHS:是 类别:编程器，开发系统 >> 过时/停产零件编号 系列:Spartan®-3E 标准包装:1 系列:* |
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