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参数资料
| 型号： | HW-SPAR3A-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 74/143页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER W/SPARTAN-3A |
| 产品培训模块： | FPGAs Spartan3 |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3A |
| 类型： | FPGA |
| 适用于相关产品： | Spartan?3A FPGA，XC3S700A-FG484 |
| 所含物品： | 板，线缆，文档，电源 |
| 相关产品： | XC3S700A-5FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA 122-1722-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-4FTG256C-ND - IC FPGA SPARTAN-3A 256K 256FTBGA XC3S700A-5FGG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FGG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-5FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-5FG400C-ND - IC SPARTAN-3A FPGA 700K 400FBGA XC3S700A-4FG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FG484C-ND - IC SPARTAN-3A FPGA 700K 484FBGA XC3S700A-4FGG484I-ND - IC SPARTAN-3A FPGA 700K 484FBGA 更多... |
| 其它名称： | 122-1514 |
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Chapter 9: Digital-to-Analog Converter (DAC)
LTC 2624 DAC
REF A
Header J5
R
3.3V
DAC A
VOUTA
A
12
REF B
12
DAC B
VOUTB
B
3.3V by default.
Programmable reference
supplied by adjustable
LP3906 regulator, IC18.
REF C
REF D
12
DAC C
DAC D
VOUTC
VOUTD
C
D
Spartan-3A FPGA
12
(V7)
(AB14)
SPI_MOSI
SDI
SDO
GND
(W7)
DAC_CS
CS/LD
(AA20)
(AB13)
SPI_SCK
DAC_CLR
SCK
CLR
SPI Control Interface
VCC
(3.3V)
DAC_OUT
UG330_c9_02_021507
Figure 9-2: Digital-to-Analog Connection Schematics
Interface Signals
DAC_OUT, and SPI_SCK signals are shared with other devices on the SPI bus. The
DAC_CS signal is the active-Low slave select input to the DAC. The DAC_CLR signal is
the active-Low, asynchronous reset input to the DAC.
Table 9-1:
DAC Interface Signals
Signal
SPI_MOSI
DAC_CS
FPGA Pin
AB14
W7
Direction
FPGA DAC
FPGA DAC
Description
Serial data: Master Output, Slave Input
Active-Low chip-select. Digital-to-analog
conversion starts when this signal returns
High.
SPI_SCK
DAC_CLR
DAC_OUT
AA20
AB13
V7
FPGA DAC
FPGA DAC
FPGA DAC
Clock
Asynchronous, active-Low reset input
Serial data from the DAC
The serial data output from the DAC is primarily used to cascade multiple DACs. This
signal can be ignored in most applications although it does demonstrate full-duplex
communication over the SPI bus.
SPI Communication Details
received relative to the SPI_SCK clock signal. The bus is fully static and supports clock
rates up to the maximum of 50 MHz. However, check all timing parameters using the
LTC2624 data sheet if operating at or close to the maximum speed.
74
Spartan-3A FPGA Starter Kit Board User Guide
UG330 (v1.3) June 21, 2007
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