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参数资料
| 型号： | IDT72T6360L6BBGI |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA324 |
| 封装： | 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324 |
| 文件页数： | 32/51页 |
| 文件大小： | 508K |
| 代理商： | IDT72T6360L6BBGI |
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38
IDT72T6360 2.5V, SEQUENTIAL FLOW-CONTROL DEVICE
x9, x18, x36 BIT WIDE CONFIGURATION
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
OCTOBER 10, 2005
6ns
7-5ns
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
tDS
DataSetupTime
2
—
2.5
—
ns
tDH
Data Hold Time
0.5
—
0.5
—
ns
tENS
Enable Setup Time
2
—
2.5
—
ns
tENH
Enable Hold Time
0.5
—
0.5
—
ns
tA
Data Access Time
1
4
1
5
ns
tREFs
Read Clock to Synchronous
EF/OR
—4
—
5
ns
tSKEW1
Skew time between RCLK and WCLK for
EF/OR and FF/IR in SDR
4
—
5
—
ns
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH after one RCLK cycle
(plus tREFs). If tSKEW1 is not met, then
EF de-assertion may be delayed one extra RCLK cycle.
2. Settings:
OE = LOW, RCS = LOW, WCS = LOW, BM[3:0] = 1111, FWFT = LOW, ASYR = HIGH, and ASYW = HIGH.
Figure 17. Bus-Matching Configuration - x36 In to x18 Out - IDT Standard Mode
Figure 18. Bus-Matching Configuration - x36 In to x9 Out - IDT Standard Mode
12
tDS
tSKEW1
Word 0
tDH
tENS tENH
WCLK
REN
WEN
D[35:0]
RCLK
6357 drw31
EF
Q[17:0]
Previous Word in Register D[35:18]
tREFs
tA
Word 0 D[17:0]
Word 0 D[35:18]
tA
tREFs
tENS
tENH
12
WCLK
REN
WEN
D[35:0]
RCLK
6358 drw32
EF
Q[8:0]
Previous Word in Register D[35:27]
tDS
tSKEW1
Word 0
tDH
tENS
tREFS
tENS tENH
tA
tREFS
Word 0 D[8:0]
Word 0 D[17:9]
Word 0 D[26:18]
Word 0 D[35:27]
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH after one RCLK
cycle (plus tREFs). If tSKEW1 is not met, then
EF de-assertion may be delayed one extra RCLK cycle.
2. Settings:
OE = LOW, RCS = LOW, WCS = LOW, BM[3:0] = 1011, FWFT = LOW, ASYR = HIGH, and ASYW = HIGH.
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PDF描述 |
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