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参数资料
| 型号： | IDT72T6360L6BBGI |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA324 |
| 封装： | 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324 |
| 文件页数： | 38/51页 |
| 文件大小： | 508K |
| 代理商： | IDT72T6360L6BBGI |
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43
IDT72T6360 2.5V, SEQUENTIAL FLOW-CONTROL DEVICE
x9, x18, x36 BIT WIDE CONFIGURATION
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
OCTOBER 10, 2005
Figure 29. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
SCLK
SWEN
SI
6357 drw43
tSENH
tSENS
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
tENH
BIT X
tDH
Figure 30. Reading of Programmable Flag Registers (IDT Standard and FWFT Modes)
SCLK
SREN
SDO
6357 drw44
EMPTY OFFSET
FULL OFFSET
tSENS
tASO
tSENH
BIT X
tSCLK
tSCKH
tSCKL
BIT 0
(LSB)
BIT X
(MSB)
6ns
7-5ns
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
tDH
Data Hold Time
0.5
—
0.5
—
ns
tDS
DataSetupTime
2
—
2.5
—
ns
tASO
Serial Output Data Access Time
—
20
—
20
ns
tSENS
Serial Enable Setup
5
—
5
—
ns
tSENH
Serial Enable Hold
5
—
5
—
ns
tSCLK
Serial Clock Cycle
10
—
10
—
ns
tSCLKH
Serial Clock HIGH
45
—
45
—
ns
tSCLKL
Serial Clock LOW
45
—
45
—
ns
NOTES:
1. Settings: JSEL = LOW.
2. x is the required number of bits to program the
PAE and PAF offset registers. See Table 12 for the numbers based on the values external configurations.
NOTES:
1. Settings: JSEL = LOW.
2. x is the required number of bits to program the
PAE and PAF offset registers. See Table 12 for the numbers based on the values external configurations.
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PDF描述 |
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参数描述 |
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