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参数资料
| 型号： | MC68EC060RC50 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 39/128页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 50MHZ 206-PGA |
| 标准包装： | 10 |
| 系列： | M680x0 |
| 处理器类型： | M680x0 32-位 |
| 速度： | 50MHz |
| 电压： | 3.3V |
| 安装类型： | 通孔 |
| 封装/外壳： | 206-BEPGA |
| 供应商设备封装： | 206-PGA（47.25x47.25） |
| 包装： | 托盘 |
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List of Illustrations
xx
M68060 USER’S MANUAL
MOTOROLA
6-4
Floating-Point Condition Code (FPSR) .............................................................. 6-5
6-5
Floating-Point Quotient Byte (FPSR) ................................................................. 6-5
6-6
Floating-Point Exception Status Byte (FPSR).................................................... 6-6
6-7
Floating-Point Accrued Exception Byte (FPSR)................................................. 6-6
6-8
Intermediate Result Format.............................................................................. 6-12
6-9
Rounding Algorithm Flowchart ......................................................................... 6-14
6-10
Floating-Point State Frame .............................................................................. 6-35
6-11
Status Word Contents ...................................................................................... 6-36
7-1
Signal Relationships to Clocks........................................................................... 7-2
7-2
Full-Speed Clock................................................................................................ 7-2
7-3
Half-Speed Clock ............................................................................................... 7-2
7-4
Quarter-Speed Clock ......................................................................................... 7-3
7-5
Bus Control Register Format.............................................................................. 7-4
7-6
Internal Operand Representation....................................................................... 7-5
7-7
Data Multiplexing................................................................................................ 7-6
7-8
Byte Select Signal Generation and PAL Equation ............................................. 7-8
7-9
Example of a Misaligned Long-Word Transfer................................................. 7-10
7-10
Example of Misaligned Word Transfer ............................................................. 7-10
7-11
Misaligned Long-Word Read Bus Cycle Timing............................................... 7-11
7-12
Byte, Word, and Long-Word Read Cycle Flowchart ........................................ 7-13
7-13
Byte, Word, and Long-Word Read Bus Cycle Timing ...................................... 7-14
7-14
Line Read Cycle Flowchart .............................................................................. 7-17
7-15
Line Read Transfer Timing............................................................................... 7-18
7-16
Burst-Inhibited Line Read Cycle Flowchart ...................................................... 7-20
7-17
Burst-Inhibited Line Read Bus Cycle Timing.................................................... 7-21
7-18
Byte, Word, and Long-Word Write Transfer Flowchart .................................... 7-22
7-19
Long-Word Write Bus Cycle Timing ................................................................. 7-23
7-20
Line Write Cycle Flowchart .............................................................................. 7-26
7-21
Line Write Burst-Inhibited Cycle Flowchart ...................................................... 7-27
7-22
Line Write Bus Cycle Timing ............................................................................ 7-28
7-23
Locked Bus Cycle for TAS Instruction Timing.................................................. 7-30
7-24
Using CLA in a High-Speed DRAM Design ..................................................... 7-33
7-25
Interrupt Pending Procedure ............................................................................ 7-33
7-26
Assertion of IPEND .......................................................................................... 7-34
7-27
Interrupt Acknowledge Cycle Flowchart........................................................... 7-36
7-28
Interrupt Acknowledge Bus Cycle Timing ........................................................ 7-37
7-29
Autovector Interrupt Acknowledge Bus Cycle Timing ...................................... 7-38
7-30
Breakpoint Interrupt Acknowledge Cycle Flowchart......................................... 7-39
7-31
Breakpoint Interrupt Acknowledge Bus Cycle Timing ...................................... 7-40
7-32
LPSTOP Broadcast Cycle Flowchart ............................................................... 7-41
7-33
LPSTOP Broadcast Bus Cycle Timing, BG Negated ....................................... 7-42
7-34
LPSTOP Broadcast Bus Cycle Timing, BG Asserted ...................................... 7-43
7-35
Exiting LPSTOP Mode Flowchart..................................................................... 7-44
7-36
Exiting LPSTOP Mode Timing Diagram........................................................... 7-45
7-37
Word Write Access Bus Cycle Terminated with TEA Timing ........................... 7-48
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相关代理商/技术参数 |
参数描述 |
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| MC68EC060ZU50 | 功能描述:IC MPU 68K 50MHZ 304-TBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - 微处理器 系列:M680x0 标准包装:1 系列:MPC85xx 处理器类型:32-位 MPC85xx PowerQUICC III 特点:- 速度:1.2GHz 电压:1.1V 安装类型:表面贴装 封装/外壳:783-BBGA，FCBGA 供应商设备封装:783-FCPBGA（29x29） 包装:托盘 |
| MC68EC060ZU66 | 功能描述:微处理器 - MPU 32B W/ CACHE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MC68EC060ZU75 | 功能描述:微处理器 - MPU 32B W/ CACHE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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