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参数资料
| 型号： | MC68EC060RC50 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 7/128页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 50MHZ 206-PGA |
| 标准包装： | 10 |
| 系列： | M680x0 |
| 处理器类型： | M680x0 32-位 |
| 速度： | 50MHz |
| 电压： | 3.3V |
| 安装类型： | 通孔 |
| 封装/外壳： | 206-BEPGA |
| 供应商设备封装： | 206-PGA（47.25x47.25） |
| 包装： | 托盘 |
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Caches
MOTOROLA
M68060 USER’S MANUAL
5-5
Operands of locked instructions (CAS and TAS) and operand references while the lock bit
in the bus control register is set which miss in the data cache do not allocate for reads or
writes regardless of the caching mode, and therefore will bypass the cache. Locked instruc-
tions that hit in the data cache invalidate a matching valid entry or will push and invalidate a
matching dirty entry. The locked operand access will then bypass the cache.
5.2 CACHE CONTROL REGISTER
The cache control register (CACR) is a 32-bit register which contains control information for
the instruction and data caches. A MOVEC sets all of the bits in the CACR. A hardware reset
clears the CACR, disabling both caches; however, reset does not affect the tags, state infor-
mation, and data within the caches. The CACR is illustrated in Figure 5-5.
EDC—Enable Data Cache
0 = Data cache is disabled.
1 = Data cache is enabled.
NAD—No Allocate Mode (Data Cache)
0 = Read and write misses will allocate in the data cache.
1 = Read and write misses will not allocate in the data cache.
ESB—Enable Store Buffer
0 = All writes to writethrough or cache-inhibited imprecise pages will bypass the store
buffer and generate bus cycles directly.
1 = The four entry first-in-first-out (FIFO) store buffer to the MC68060 is enabled. This
buffer is used to defer pending writes to writethrough or cache-inhibited imprecise
pages to maximize performance.
Locked write accesses and accesses to cache-inhibited precise pages always bypass the
store buffer.
DPI—Disable CPUSH Invalidation
0 = Each cache line is invalidated as it is pushed. Affects only the data cache.
1 = CPUSHed lines remain valid in the cache.
FOC—1/2 Cache Operation Mode Enable (Data Cache)
0 = The data cache operates in normal, full-cache mode.
1 = The data cache operates in 1/2-cache mode.
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EDC
NAD
ESB
DPI
FOC
0
EBC
CABC
CUBC
0
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0
EIC
NAI
FIC
0
000000000000
Figure 5-5. Cache Control Register
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PDF描述 |
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