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参数资料
| 型号： | MCM16Y1BACFT16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, MICROCONTROLLER, PQFP160 |
| 封装： | QFP-160 |
| 文件页数： | 105/138页 |
| 文件大小： | 784K |
| 代理商： | MCM16Y1BACFT16 |
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MC68HC16Y1
MOTOROLA
MC68HC16Y1TS/D
69
4 Time Processor Unit
The time processor unit (TPU) provides optimum performance in controlling time-related activity. The
TPU contains a dedicated execution unit, a tri-level prioritized scheduler, data storage RAM, dual-time
bases, and microcode ROM. The TPU controls 16 independent, orthogonal channels, each with an as-
sociated I/O pin, and is capable of performing any time function. Each channel also contains a dedicat-
ed event register, allowing both match and input capture functions. A block diagram of the TPU follows.
Figure 8 TPU Simplified Block Diagram
Y = M111, where M is the state of the MODMAP bit in the SCIMCR (Y = $7 or $F)
Table 24 TPU Address Map
Address
15
8 7
0
$YFFE00
TPU MODULE CONFIGURATION REGISTER (TPUMCR)
$YFFE02
TEST CONFIGURATION REGISTER (TCR)
$YFFE04
DEVELOPMENT SUPPORT CONTROL REGISTER (DSCR)
$YFFE06
DEVELOPMENT SUPPORT STATUS REGISTER (DSSR)
$YFFE08
TPU INTERRUPT CONFIGURATION REGISTER (TICR)
$YFFE0A
CHANNEL INTERRUPT ENABLE REGISTER (CIER)
$YFFE0C
CHANNEL FUNCTION SELECTION REGISTER 0 (CFSR0)
$YFFE0E
CHANNEL FUNCTION SELECTION REGISTER 1 (CFSR1)
$YFFE10
CHANNEL FUNCTION SELECTION REGISTER 2 (CFSR2)
$YFFE12
CHANNEL FUNCTION SELECTION REGISTER 3 (CFSR3)
$YFFE14
HOST SEQUENCE REGISTER 0 (HSQR0)
$YFFE16
HOST SEQUENCE REGISTER 1 (HSQR1)
$YFFE18
HOST SERVICE REQUEST REGISTER 0 (HSRR0)
$YFFE1A
HOST SERVICE REQUEST REGISTER 1 (HSRR1)
$YFFE1C
CHANNEL PRIORITY REGISTER 0 (CPR0)
$YFFE1E
CHANNEL PRIORITY REGISTER 1 (CPR1)
$YFFE20
CHANNEL INTERRUPT STATUS REGISTER (CISR)
$YFFE22
LINK REGISTER (LR)
$YFFE24
SERVICE GRANT LATCH REGISTER (SGLR)
$YFFE26
DECODED CHANNEL NUMBER REGISTER (DCNR)
PIN
PINS
SERVICE REQUESTS
DATA
TCR1
TCR2
MICROENGINE
CONTROL
STORE
EXECUTION
UNIT
I M B
PARAMETER
RAM
CHANNEL
CONTROL
DEVELOPMENT
SUPPORT AND TEST
SYSTEM
CONFIGURATION
SCHEDULER
CONTROL AND DATA
CONTROL
TIMER
CHANNELS
CHANNEL 0
CHANNEL 1
CHANNEL 15
CHANNEL
DATA
TPU BLOCK
HOST
INTERFACE
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PDF描述 |
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参数描述 |
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