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参数资料
| 型号： | OR4E041BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 117/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E041BM680-DB |
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68
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
FPGA Conguration Modes (continued)
Note: M3 = GND for high-speed CCLK; M3 = VDD for low-frequency CCLK.
5-9739(F).a
Figure 40. Asynchronous Peripheral Conguration
Microprocessor Interface Mode
The built-in MPI in Series 4 FPGAs is designed for use in conguring the FPGA. Figure 41 show the glueless inter-
face for FPGA conguration and readback from the PowerPC processor. When enabled by the mode pins, the MPI
handles all conguration/readback control and handshaking with the host processor. For single FPGA congura-
tion, the host sets the conguration control register MPI_PRGM to one then back to zero and, after reading that the
conguration write data acknowledge register is high, transfers data 8, 16, or 32 bits at a time to the FPGA’s D[#:0]
input pins. If conguring multiple FPGAs through daisy-chain operation is desired, the SYS_DAISY bit must be set
in the conguration control register of the MPI.
The conguration control register offers control bits to enable the interrupt on a bit stream error. The MPI status
register may be used in conjunction with, or in place of, the interrupt request option. The status register contains a
2-bit eld to indicate the bit stream error status. A ow chart of the MPI conguration process is shown in Figure 42.
MICRO-
PRGM
ORCA
SERIES
FPGA
DOUT
CCLK
HDC
LDC
M2
M1
M0
VDD
TO DAISY-
CHAINED
DEVICES
PROCESSOR
D[7:0]
RDY/BUSY
INIT
DONE
ADDRESS
DECODE LOGIC
BUS
CONTROLLER
8
CS0
CS1
RD
WR
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PDF描述 |
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| OR4E04-2BM416I | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 466 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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