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参数资料
| 型号： | OR4E041BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 76/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E041BM680-DB |
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30
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Embedded Block RAM (continued)
Table 10. Constant Multiplier Signals
Table 11. 8x8 Multiplier Signals
Table 12. CAM Signals
Port Signals
I/O
Function
AR0[15:0]
I
Data input–operand.
AW(1:0)[8:0]
I
Address bits.
D(1:0)[17:0]
I
Data inputs to load memory or change coefcient.
CKW[0:1]
I
Positive-edge write port clock.
CKR[0:1]
I
Positive-edge read port clock. Used for synchronous multiply mode.
CSW[1:0]
I
Active-high write enable.
CSR[1:0]
I
Active-high read enable.
Q[23:0]
O
Data outputs–product result.
Port Signals
I/O
Function
AR0[7:0]
I
Data input-Multiplicand.
AR1[7:0]
I
Data input-Multiplier.
CKR[0:1]
I
Positive-edge read port clock. Used for synchronous multiply mode.
CSR[1:0]
I
Active-high read enable.
Q[15:0]
O
Data outputs-product.
Port Signals
I/O
Function
AR(1:0)[7:0]
I
Data Match.
AW(1:0)[8:0]
I
Data Write.
D(1:0)[17]
I
Clear data active high.
D(1:0)[16]
I
Single match active high.
D(1:0)[3:0]
I
CAM address for data write.
CSW[1:0]
I
Active-high write enable. Enable for CAM data write.
CSR[1:0]
I
Active-high read enable. Enable for CAM data match.
Q(1:0)15:0]
O
Decoded Data outputs. “1” corresponds to a data match at that address location.
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