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参数资料
| 型号： | OR4E041BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 74/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E041BM680-DB |
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Lattice Semiconductor
29
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Embedded Block RAM (continued)
0308(F)
Figure 21. EBR Read and Write Cycles with Write Through and Nonregistered Read Port
Table 9. FIFO Signals
Port Signals
I/O
Function
AR0[5:0]
I
Programs FIFO ags. Used for partially empty ag size.
AR1[9:0]
I
Programs FIFO ags. Used for partially full ag size.
FF
O
Full Flag.
PFF
O
Partially Full Flag.
PEF
O
Partially Empty Flag.
EF
O
Empty Flag.
D0[17:0]
I
Data inputs for all congurations.
D1[17:0]
I
Data inputs for 256x36 congurations only.
CKW[0:1]
I
Positive-edge write port clock. Port 1 only used for 256x36 congurations.
CKR[0:1]
I
Positive-edge read port clock. Port 1 only used for 256x36 congurations.
CSW[1:0]
I
Active-high write enable. Port 1 only used for 256x36 congurations.
CSR[1:0]
I
Active-high read enable. Port 1 only used for 256x36 congurations.
RESET
I
Active-low Resets FIFO pointers.
Q0[17:0]
O
Data outputs for all congurations.
Q1[17:0]
O
Data outputs for 256x36 congurations.
CKWPH
CKWPL
CSWSU
CSWH
AWH
DSU
DH
BWSU
BWH
AWSU
CKWQ
AQ
AQH
ab
c
d
bc
a
d
c
CKW
CSW
AW
D
BW
AR
Q
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PDF描述 |
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