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参数资料
| 型号： | ST7267C8T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件页数： | 134/189页 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页当前第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页
ST7267C8 ST7267R8
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8.2 CLOCK MANAGEMENT
There are two types of run mode:
■ Low power mode: the oscillator is the clock
source (PLL is off). In this mode the USB clock
domain is switched off (no 60 MHz clock is
available).
■ Full power mode for full operation with USB. The
clock source is the PLL output (60 MHz).
After reset the device starts running in low power
mode. To switch to full power mode set MODE bit
of CCMR.
Control bits are also provided to enable or disable
the clock to individual on-chip peripherals.
In additional the application software can put the
Device in Wait, HALT.
8.2.1 Register Description
CLOCK CONTROL MODE REGISTER (CCMR)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7 = REGOFF Regulator mode in halt
0: Regulator ON
1: Regulator OFF
Put the 3.3V to 1.8V regulator in power-down
mode when the Halt instruction is executed. In this
mode the 1.8V is provided but with low current sink
capability (to maintain the RAM content and ena-
ble the wake-up). This bit has to be set before en-
tering in halt mode.
Note 1: This bit is automatically cleared after the
wake-up from halt mode.
Bit 6:3 = Reserved, must be kept cleared.
Bit 2 = LOCK PLL lock (Read Only)
This bit gives the PLL lock status.
0: PLL is not locked
1: PLL is locked
Bit 1 = MODE Run mode
This bit defines the device run mode.
0: Low power mode
1: Full power mode
Bit 0 = FRQ CPU clock frequency
This bit defines the CPU clock frequency.
0: Clock source frequency divided by 2.
1: Clock source frequency divided by 4.
Table 19. Clock frequency selection
Notes:
1. state 2 and 3 are intermediate states waiting for PLL lock
2. state 4 cannot be used with the emulator.
70
RE-
GOFF
(1)
0
000
LOCK
MOD
E
FRQ
State
(1,2)
LOCK
MODE
FRQ
CPU clk
MSCI core clk
MSCI periph clk
USB clk
0
6 MHz
12 MHz
No clk
1
0
1
3 MHz
6 MHz
12 MHz
No clk
2
0
1
0
6 MHz
12 MHz
No clk
3
0
1
3 MHz
6 MHz
12 MHz
No clk
4
1
0
30 MHz
60 MHz
5
1
15 MHz
30 MHz
60 MHz
相关PDF资料 |
PDF描述 |
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