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参数资料
| 型号： | ST7267C8T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件页数： | 69/189页 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页当前第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页
ST7267C8 ST7267R8
160/189
MSCI PARALLEL INTERFACE (Cont’d)
Bit 4 = DE Decoder Enable.
This bit is set and reset by software to enable or
disable the RS decoder. If decoder is enabled,
data sent or received by parallel interface are also
sent to the decoder input. If DE is reset, data trans-
ferred with parallel interface are not taken into ac-
count by the RS decoder.
0: RS Decoder disabled
1: RS Decoder enabled
Bit 3 = EPR Encoder Parity Ready.
This bit is set by hardware when parity bits are
ready to be read from the encoder output FIFO. It
is reset by hardware when the first data of a new
data packet is received by the encoder.
0: RS Encoder parity is not ready
1: RS Encoder parity is ready
Bit 2 = FD Feed Decoder. (write only)
Write 1 in this bit to send the content of the decod-
er input FIFO to the decoder. This must be done to
provide parity symbols to the decoder in 10-bit for-
mat (eight 10-bit symbols are automatically sent
from the decoder input FIFO to the decoder cell).
The Decoder enable bit must be set before writing
1 in bit FD to have the parity symbols correctly tak-
en into account by the RS decoder.
0: No effect
1: Send parity symbols to decoder now.
Bit 1 = EE Encoder Enable.
This bit is set and reset by software to enable or
disable the RS encoder. When encoder is ena-
bled, data sent or received by the parallel interface
are also sent to the encoder input. If EE is reset,
data transferred through the parallel interface are
not taken into account by the RS encoder.
0: RS Encoder disabled.
1: RS Encoder enabled.
Bit 0 = DIFF Decoder Input FIFO Full.
This bit is set by hardware when the decoder input
FIFO is full and reset by hardware when the con-
tent of the FIFO is sent to the Decoder.
0: Decoder input FIFO not full.
1: Decoder input FIFO full.
REED SOLOMON DECODER FIFO REGISTER (RDFR)
Read / Write
Reset Value: 0000 0000 0000 0000 (0000h).
Bit [15:0] = DFD Decoder FIFO Data.
Writing into this register adds a word into the RS
decoder input FIFO (used to send parity symbols
in 10-bit format to the decoder)
Reading this register returns a 16-bit word from
the RS decoder Output FIFO. If RS decoder Out-
put FIFO is empty when read, the MSCI core is fro-
zen until the FIFO is ready to be read.
REED SOLOMON ENCODER FIFO REGISTER (REFR)
Read
Reset Value: 0000 0000 0000 0000 (0000h).
Bit [15:0] = EFD Encoder FIFO Data.
Reading this register returns a 16-bit word from
the RS encoder Output FIFO. This FIFO contains
5 16-bit words that must all be read in order to let
the FIFO pointer pointing on the first word for next
data packet. Reading this register when FIFO is
not ready does NOT freeze the MSCI CPU.
15
8
7
0
DFD15 DFD14 DFD13 DFD12 DFD11 DFD10 DFD9
DFD8
DFD7
DFD6
DFD5
DFD4
DFD3
DFD2
DFD1
DFD0
15
8
7
0
EFD15 EFD14 EFD13 EFD12 EFD11 EFD10 EFD9
EFD8
EFD7
EFD6
EFD5
EFD4
EFD3
EFD2
EFD1
EFD0
相关PDF资料 |
PDF描述 |
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参数描述 |
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