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参数资料
| 型号： | ST7267C8T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件页数： | 51/189页 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
144/189
MSCI PARALLEL INTERFACE (Cont’d)
17.3.2.5 Clock Polarity (CP)
CP (bit 3 of the PCR1 register) Clock Polarity. This
bit is used to select whether the pulse will be a ris-
ing or a falling edge (0=falling edge, 1=rising
edge). If CP=0 the control signal value will be 1 at
the beginning of the cycle and will fall to 0 during
the cycle according to the value chosen for CSS
parameter. If CP=1 the control signal value will be
0 at the beginning of the cycle and will rise to 1
during the cycle according to the value chosen for
CSS parameter
Figure 60. Effect of CP Parameter
Important note: The timings shown in the figures
are those obtained while communication is contin-
uous (no parallel interface double buffer underrun
or overrun). However this can be performed only if
the data transfer to/from the FIFO is faster than the
communication data transfer rate:
– In output mode, if the FIFO can’t be filled as fast
as the double buffer is sent to I/Os, the commu-
nication is stopped each time the double buffer is
empty. The control signal is stretched until one
buffer is full (no additional pulse generated).
– In input mode, if the FIFO is not read by MSCI
software as fast as the data is read from I/Os, the
communication is stopped each time the double
buffer is full. The control is stretched to inactive
state until one buffer is empty.
– If "read on edge" mode is selected the data
sampling position will not be modified.
– In "read at end of cycle" mode, the sam-
pling will be performed at the end of the
stretched cycle (external data is assumed to
be maintained until the end of the stretched
cycle)
60MHz base period
(example with fixed CSS=010 F=011)
pulse1
pulse2
pulse3
pulse4
CP=0
CP=1
(falling edge)
(rising edge)
相关PDF资料 |
PDF描述 |
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