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参数资料
| 型号： | ST7267C8T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件页数： | 189/189页 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
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Each IN endpoint and each OUT endpoint has its
own set of control/status registers. Only one set of
IN control/status and one set of OUT control/status
registers appear in the memory map at any one
time. Before accessing an endpoint’s control/sta-
tus registers, the endpoint number should be writ-
ten to the Index register to ensure that the correct
control/status registers appear in the memory map
10.5.6.2 Indexed registers
Note: The action of the following registers is unde-
fined if the selected endpoint has not been config-
ured.
IN MAX PACKET REGISTER MSB (INMAXPRM)
Read/Write
Reset value: 0000 0000 (00h)
This register defines the most significant byte of
the maximum payload transmitted in a single
transaction.
Bits 7:3 = Reserved.
Bit 2:0= IMP[10:8] IN Max Packet.
IN MAX PACKET REGISTER LSB (INMAXPRL)
Read/Write
Reset value: 0000 0000 (00h)
This register defines the lowest significant byte of
the maximum payload transmitted in a single
transaction.
Bits 7:0 = IMP[7:0] IN Max Packet.
INMAXPR are registers that define the maximum
amount of data that can be transferred through the
selected IN endpoint in a single frame / microf-
rame (High-speed transfers). There is an INMAX-
PR register for each IN endpoint (except Endpoint
0).
The value written to the INMAXPRx registers
should match the wMaxPacketSize field of the
Standard Endpoint Descriptor for the associated
endpoint (see Universal Serial Bus Specification
Revision 2.0, Chapter 9). A mismatch could cause
unexpected results.
The total amount of data represented by the value
written to these registers (maximum payload
×
maximum number of transactions) must not ex-
ceed the FIFO size for the IN endpoint, and should
not exceed half the FIFO size if double-buffering is
required.
If these registers are changed after packets have
been sent from the endpoint, the IN endpoint FIFO
should be completely flushed (using the FLFI bit in
INCSRL) after writing the new value to these reg-
isters.
IN CONTROL STATUS REGISTER MSB (INCS-
RM)
INCSRM is the MSB of a register that provides
control and status bits for IN transactions through
the currently-selected endpoint. There is an INCS-
RM register for each IN endpoint (not including
Endpoint 0).
For endpoint 0:
This register is reserved and returns 00h.
For endpoint 1 and 2:
Read/Write
Reset value: 0000 0000 (00h)
Bit 7 = ASET Auto Set.
If the CPU sets this bit, IPR will be automatically
set when data of the maximum packet size (value
in INMAXPR) is loaded into the IN FIFO. If a pack-
et of less than the maximum packet size is loaded,
IPR will have to be set manually.
IND1
IND0
Meaning
0
Endpoint 0 addressing
0
1
Endpoint 1 addressing
1
0
Endpoint 2 addressing
11
-
70
00
0
IMP10
IMP9
IMP8
70
IMP7
IMP6
IMP5
IMP4
IMP3
IMP2
IMP1
IMP0
70
ASET
o
0
DMAE
FDT
0
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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