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参数资料
| 型号： | ST72E85A5G0 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, UVPROM, 4.332 MHz, MICROCONTROLLER, CQFP80 |
| 封装： | WINDOWED, CERAMIC, QFP- 80 |
| 文件页数： | 20/117页 |
| 文件大小： | 748K |
| 代理商： | ST72E85A5G0 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页当前第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
116/117
ST72E85 ST72T85
CONTROL TIMING (Cont’d)
1. The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge
the undefined region of the falling edge of SCL
2. The maximum hold time of the START condition only has to be met if the interface does not stretch the
low period of SCL signal
Cb = total capacitance of one bus line in pF
Figure 10. Definition of Timing Terminology
I2C BUS INTERFACE
Parameter
Standard I2C
Fast I2C
Symbol
Unit
Min
Max
Min
Max
Bus free time between a STOP and START
condition
4.7
1.3
Tubs
ms
Hold time START condition. After this period,
the first clock pulse is generated
4.0
0.6
Thd:sta
s
LOW period of the SCL clock
4.7
1.3
Tlow
s
HIGH period of the SCL clock
4.0
0.6
Thigh
s
Set-up time for a repeated START condition
4.7
0.6
Tsu:sta
s
Data hold time
0 (1)
0.9(2)
Thd:dat
s
Data set-up time
250
100
Tsu:dat
ns
Rise time of both SDA and SCL signals
1000
20+0.1Cb
300
Tr
ns
Fall time of both SDA and SCL signals
300
20+0.1Cb
300
Tf
ns
Set-up time for STOP condition
4.0
0.6
Tsu:sto
ns
Capacitive load for each bus line
400
Cb
pF
Tbuf
Tlow Tr
Tf
Thd:sta
Tsp
Thd:sta
Thigh
Thd:dat
Tsu:dat Tsu:sta
Tsu:sto
SDA
SCL
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