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参数资料
| 型号： | ST72E85A5G0 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, UVPROM, 4.332 MHz, MICROCONTROLLER, CQFP80 |
| 封装： | WINDOWED, CERAMIC, QFP- 80 |
| 文件页数： | 44/117页 |
| 文件大小： | 748K |
| 代理商： | ST72E85A5G0 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
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ST7285C
SERIAL COMMUNICATIONS INTERFACE(Cont’d)
This TR factor is used only when the PSBRT fine
tuning factor is equal to 0; otherwise, TR is re-
placed by the PSBRT dividing factor.
Bit-2 = SCR2
Receiver rate divisor MSB
Bit-1 = SCR1
Receiver rate divisor NSB
Bit-0 = SCR0
Receiver rate divisor LSB
These 3 bits, in conjunction with the 2 previous bits
define the total division applied to the bus clock to
yield the receive rate clock in conventional Baud
Rate Generator mode..
This RR factor is used only when the PSBRR fine
tuning factor is equal to 0; otherwise, RR is re-
placed by the PSBRR dividing factor.
4.2.7.6 External Receive Prescaler Division
Register (PSCBRR)
Address: 0055h
—
Read/Write
Reset Value: 00h
Allows setting of the External Prescaler rate divi-
sion factor for the receive circuit.
When the register is set to 00h, the conventional
Baud Rate Generator is used for the receive cir-
cuit, otherwise the master clock frequency is divid-
ed by the binary factor set in the PSCBRR register
(in the range 1 to 255).
4.2.7.7 External Transmit Prescaler Division
Register (PSCBRT)
Address: 0057h
—
Read/Write
Reset Value: 00h
Allows setting of the External Prescaler rate divi-
sion factor for the transmit circuit.
When the register is set to 00h, the conventional
Baud Rate Generator is used for the transmit cir-
cuit, otherwise the master clock frequency is divid-
ed by the binary factor set in the PSCBRTregister
(in the range 1 to 255).
SCT2
SCT1
SCT0
TR dividing factor
00
0
1
00
1
2
01
0
4
01
1
8
10
0
16
10
1
32
11
0
64
1
128
SCR2
SCR1
SCR0
RR dividing factor
00
0
1
00
1
2
01
0
4
01
1
8
10
0
16
10
1
32
11
0
64
1
128
76
5
4321
0
PRBR
7
PRBR
6
PRBR
5
PRBR
4
PRBR
3
PRBR
2
PRBR
1
PRBR
0
76
5
4321
0
PTBR
7
PTB R
6
PTBR
5
PTB R
4
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3
PTB R
2
PTBR
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PTB R
0
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