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参数资料
| 型号： | TMX20F2810PBKAEP |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 数字信号处理器 |
| 文件页数： | 126/159页 |
| 文件大小： | 2084K |
| 代理商： | TMX20F2810PBKAEP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页当前第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页
Electrical Specifications
125
March 2004 Revised October 2004
SGUS051A
6.25
External Interface Write Timing
Table 629. External Memory Interface Write Switching Characteristics
PARAMETER
MIN
MAX
UNIT
td(XCOH-XZCSL)
td(XCOHL-XZCSH)
td(XCOH-XA)
td(XCOHL-XWEL)
td(XCOHL-XWEH)
td(XCOH-XRNWL)
td(XCOHL-XRNWH)
ten(XD)XWEL
td(XWEL-XD)
th(XA)XZCSH
th(XD)XWE
tdis(XD)XRNW
During inactive cycles, the XINTF address bus will always hold the last address put out on the bus. This includes alignment cycles.
TW = Trail period, write access. See Table 625.
Delay time, XCLKOUT high to zone chip-select active low
1
ns
Delay time, XCLKOUT high or low to zone chip-select inactive high
2
3
ns
Delay time, XCLKOUT high to address valid
2
ns
Delay time, XCLKOUT high/low to XWE low
2
ns
Delay time, XCLKOUT high/low to XWE high
2
ns
Delay time, XCLKOUT high to XR/W low
1
ns
Delay time, XCLKOUT high/low to XR/W high
2
1
ns
Enable time, data bus driven from XWE low
0
ns
Delay time, data valid after XWE active low
4
ns
Hold time, address valid after zone chip-select inactive high
ns
Hold time, write data valid after XWE inactive high
TW2
ns
Data bus disabled after XR/W inactive high
4
ns
Lead
Active
Trail
td(XCOH-XZCSL)
td(XCOH-XA)
td(XCOHL-XWEL)
td(XCOHL-XWEH)
td(XCOHL-XZCSH)
ten(XD)XWEL
th(XD)XWEH
tdis(XD)XRNW
XCLKOUT=XTIMCLK
XCLKOUT=1/2 XTIMCLK
XZCS0AND1, XZCS2,
XZCS6AND7
XA[0:18]
XRD
XWE
XR/W
XD[0:15]
NOTES: A. All XINTF accesses (lead period) begin on the rising edge of XCLKOUT. When necessary, the device will insert an alignment
cycle before an access to meet this requirement.
B. During alignment cycles, all signals will transition to their inactive state.
C. For USEREADY = 0, the external XREADY input signal is ignored.
D. XA[0:18] will hold the last address put on the bus during inactive cycles, including alignment cycles.
td(XCOH-XRNWL)
td(XCOHL-XRNWH)
DOUT
XREADY
td(XWEL-XD)
Figure 630. Example Write Access
XTIMING register parameters used for this example:
XRDLEAD
N/A
N/A = “Don’t care” for this example
XRDACTIVE
N/A
XRDTRAIL
N/A
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
N/A
0
0
≥
1
≥
0
≥
0
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