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参数资料
| 型号： | TMX20F2810PBKAEP |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 数字信号处理器 |
| 文件页数： | 150/159页 |
| 文件大小： | 2084K |
| 代理商： | TMX20F2810PBKAEP |
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Electrical Specifications
148
March 2004 Revised October 2004
SGUS051A
Table 650. McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 1)
NO.
MASTER
SLAVE
UNIT
MIN
MAX
MIN
MAX
M49
tsu(DRV-CKXH)
th(CKXH-DRV)
tsu(FXL-CKXL)
tc(CKX)
Setup time, DR valid before CLKX high
P10
8P10
ns
M50
Hold time, DR valid after CLKX high
P10
8P10
ns
M51
Setup time, FSX low before CLKX low
8P+10
ns
M52
Cycle time, CLKX
2P
16P
ns
Table 651. McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 1)
NO.
PARAMETER
MASTER
SLAVE
UNIT
MIN
MAX
MIN
MAX
M43
th(CKXH-FXL)
td(FXL-CKXL)
Hold time, FSX low after CLKX high
2P
ns
M44
Delay time, FSX low to CLKX low
P
ns
M47
tdis(FXH-DXHZ)
Disable time, DX high impedance following last data bit
from FSX high
6
6P + 6
ns
M48
td(FXL-DXV)
Delay time, FSX low to DX valid
6
4P + 6
ns
2P = 1/CLKG
For all SPI slave modes, CLKX has to be minimum 8 CLKG cycles. Also CLKG should be LSPCLK/2 by setting CLKSM = CLKGDV = 1. With
maximum LSPCLK speed of 75 MHz, CLKX maximum frequency will be LSPCLK/16 , that is 4.5 MHz and P =13.3 ns.
M51
M50
M47
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
CLKX
FSX
DX
DR
M44
M48
M49
M43
LSB
MSB
M52
Figure 645. McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1
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参数描述 |
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