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参数资料
| 型号： | WJLXT388LEB2 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP100 |
| 封装： | 14 X 14MM, ROHS COMPLIANT, LQFP-100 |
| 文件页数： | 22/80页 |
| 文件大小： | 1017K |
| 代理商： | WJLXT388LEB2 |
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Dual T1/E1/J1 Transceiver — Intel
LXT388
Datasheet
29
Note:
T1/E1 receiver operation in channels 2 and 3 is determined by the LEN settings as described in
2.7
Jitter Attenuation
A digital Jitter Attenuation Loop (JAL) combined with a FIFO provides Jitter attenuation. The JAL
is internal and requires no external crystal nor high-frequency (higher than line rate) reference
clock.
The FIFO is a 32 x 2-bit or 64 x 2-bit register (selected by the FIFO64 bit in the GCR). Data is
clocked into the FIFO with the associated clock signal (TCLK or RCLK), and clocked out of the
FIFO with the dejittered JAL clock. See Figure 7. When the FIFO is within two bits of overflowing
or underflowing, the FIFO adjusts the output clock by 1/8 of a bit period. The Jitter Attenuator
produces a control delay of 17 or 33 bits in the associated path (refer to test specifications). This
feature is required for hitless switching applications. This advanced digital jitter attenuator meets
latest jitter attenuation specifications. See Table 7.
Under software control, the low limit jitter attenuator corner frequency depends on FIFO length
and the JACF bit setting (this bit is in the GCR register). In Hardware Mode, the FIFO length is
fixed to 64 bits. The corner frequency is fixed to 6 Hz for T1 mode and 3.5 Hz for E1 mode.
Table 7.
Jitter Attenuation Specifications
T1
E1
AT&T Pub 62411
ITU-T G.736
GR-253-CORE1
ITU-T G.7423
TR-TSY-0000092
ITU-T G.7834
ETSI CTR12/13
BAPT 220
1. Category I, R5-203.
2. Section 4.6.3.
3. Section 6.2 When used with the SXT6234 E2-E1 mux/demux.
4. Section 6.2.3.3 combined jitter when used with the SXT6251 21E1 mapper.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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