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参数资料
| 型号： | WJLXT388LEB2 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP100 |
| 封装： | 14 X 14MM, ROHS COMPLIANT, LQFP-100 |
| 文件页数： | 62/80页 |
| 文件大小： | 1017K |
| 代理商： | WJLXT388LEB2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页当前第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页
Dual T1/E1/J1 Transceiver — Intel
LXT388
Datasheet
65
Valid write signal pulse width
Tvwr
60
–
ns
Inactive write to inactive INT delay time
Tint
–
10
ns
Chip select to RDY delay time
3
Tdrdy
0
–
12
ns
Active ready Low time
Tvrdy
–
40
ns
Inactive ready to tri-state delay time
3
Trdyz
–
3
ns
Figure 24. Non-Multiplexed Intel Mode Write Timing
Table 52. Intel Mode Write Timing Characteristics (Continued)
Parameter2
Sym
Min
Typ1
Max
Unit
Test Conditions
1. Typical figures are at 25 C and are for design aid only; not guaranteed and not subject to production testing.
2. CL= 100pF on D0-D7, all other outputs are loaded with 50pF.
3. These times don’t apply for Reset Register 0Ah, since RDY line goes low once during the cycle. Please refer to Reset
Operation and Host Mode sections for more information.
A4-A0
ALE
D7-D0
RDY
Tristate
ADDRESS
CS
WR
INT
tSCSW
tVWR
tDRDY
tVRDY
tHCSW
WRITE DATA
tSDW
tHDW
tINT
tDRDY
tRDYZ
(pulled High)
tSAW
tHAW
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PDF描述 |
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