参数资料
| 型号： | XRT91L80IB |
| 厂商： | Exar Corporation |
| 文件页数： | 21/46页 |
| 文件大小： | 0K |
| 描述： | IC TXRX SONET/SDH 4BIT 196STBGA |
| 产品变化通告： | XRT91L80IB Obsolescence 6/Sept/2010 |
| 标准包装： | 126 |
| 类型： | 收发器 |
| 规程： | SONET/SDH |
| 电源电压： | 3.3V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LFBGA |
| 供应商设备封装： | 196-STBGA（12x12） |
| 包装： | 托盘 |
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XRT91L80
xr
2.488/2.666 GBPS STS-48/STM-16 SONET/SDH TRANSCEIVER
REV. 1.0.0
20
device will set the OVERFLOW pin to a "High" level and will automatically reset and center the FIFO. Figure 11
provides a detailed overview of the transmit FIFO in a system interface.
FIGURE 11. TRANSMIT FIFO AND SYSTEM INTERFACE
3.4
FIFO Calibration Upon Power Up
It is required that the FIFO_RST pin be pulled "High" for 2 TXPCLKOP/N cycles to flush out the FIFO after the
device is powered on. If the FIFO experiences an Overflow condition, FIFO_RST can be used to manually
reset the FIFO. However, the STS-48/STM-16 transceiver has an automatic reset pin that will allow the FIFO to
automatically reset upon an Overflow condition. FIFO_AUTORST should be pulled "High" to enable the
automatic FIFO reset function.
3.5
Transmit Parallel Input to Serial Output (PISO)
The PISO is used to convert 622.08/666.51 MHz parallel data input to 2.488/2.666 Gbps serial data output
which can interface to an optical module. The PISO bit interleaves parallel data input into a serial bit stream
taking the first bit from TXDI3P/N, then the first bit from TXDI2P/N, and so on as shown in Figure 12.
FIGURE 12. SIMPLIFIED BLOCK DIAGRAM OF PISO
Write Pointer
Read Pointer
AUTORST
OVERFLOW
RESET
TXPCLKIP/N
REFCLKP/N
FIFO Control
Div by 4
2.488/2.666 GHz PLL
CMU
delay
Upstream Device
4 x 9 FIFO
XRT91L80
TXPCLKOP/N
4
TXDI[3:0]P/N
4
b00
b01
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4-bit Parallel LVDS Data Input
TXDI0P/N
TXDI3P/N
TXDI2P/N
TXDI1P/N
TXOP/N
TXPCLKIP/N
622.08/666.51 MHz
2.488/2.666 Gbps
b00
b10
b20
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P
IS
O
time (0)
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PDF描述 |
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参数描述 |
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