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参数资料
| 型号： | ZL50114GAG |
| 厂商： | XILINX INC |
| 元件分类： | 通信及网络 |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| 封装： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-552 |
| 文件页数： | 108/113页 |
| 文件大小： | 2004K |
| 代理商： | ZL50114GAG |
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ZL50110/11/12/14
Data Sheet
94
Zarlink Semiconductor Inc.
11.6.5
TBI Interface Timing
Note1:
These measurements were obtained through simulation and lab measurement using a 10pF load. See ZL5011x Design
Manual section “7.1.3.1 TBI Interface Timing” for proper operation when using the TBI interface.
Figure 38 - TBI Transmit Timing Diagram
Parameter
Symbol
1000 Mbps
Units
Notes
Min.
Typ.
Max.
GTXCLK period
tGC
7.5
-
8.5
ns
GTXCLK high wide time
tGH
2.5
-
ns
GTXCLK low wide time
tGL
2.5
-
ns
TXD[9:0] Output Delay
(GTXCLK rising edge)
tDV
0.1
-
2.4
Load = 10 pF
Note 1
RCB0/RBC1 period
tRC
15
16
17
ns
RCB0/RBC1 high wide time
tRH
5-
-
ns
RCB0/RBC1 low wide time
tRL
5-
-
ns
RCB0/RBC1 rise time
tRR
--
2
ns
RCB0/RBC1 fall time
tRF
--
2
ns
RXD[9:0] setup time (RCB0
rising edge)
tDS
2-
-
ns
RXD[9:0] hold time (RCB0
rising edge)
tDH
1-
-
ns
REFCLK period
tFC
7.5
-
8.5
ns
REFCLK high wide time
tFH
2.5
-
ns
REFCLK low wide time
tFL
2.5
-
ns
Table 39 - TBI Timing - 1000 Mbps
/I/
/S/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /D/ /T/ /R/
/I/
tDV
tGC
GTXCLK
TXD[9:0]
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