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参数资料
| 型号： | AD9549A/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/76页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD9549A |
| 设计资源： | AD9549 Schematics AD9549 Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9549A |
| 主要属性： | 8 kHz ~ 750 MHz 输入 |
| 次要属性： | 差分输出 |
| 已供物品： | 板 |
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AD9549
Rev. D | Page 14 of 76
06744-
009
10
30
50
70
90
SYSTEM CLOCK PLL INPUT FREQUENCY (MHz)
2.0
1.5
1.0
0.5
0
12kHz
T
O
20M
Hz
RM
S
JI
T
E
R
(
p
s)
Figure 9. 12 kHz to 20 MHz RMS Jitter vs. System Clock PLL Input Frequency,
SYSCLK = 1 GHz, fREF = 19.44 MHz, fOUT = 155.52 MHz
06744-
010
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.26ps
RMS JITTER (50kHz TO 80MHz): 1.30ps
Figure 10. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by a 25 MHz Fox Crystal Oscillator),
fREF = 19.44 MHz, fOUT = 155.52 MHz, DPLL Loop BW = 1 kHz
06744-
011
10
100
1k
10k
100k
1M
10M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 4.2ps
Figure 11. Additive Phase Noise at HSTL Output Driver, SYSCLK = 500 MHz
(SYSCLK PLL Disabled), fREF = 10.24 MHz, fOUT = 20.48 MHz,
DPLL Loop BW = 1 kHz
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PDF描述 |
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参数描述 |
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