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参数资料
| 型号： | ADUC7032BSTZ-8V-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/128页 |
| 文件大小： | 0K |
| 描述： | IC BATTERY SENSOR PREC 48-LQFP |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 标准包装 |
| 其它名称： | ADUC7032BSTZ-8V-RLDKR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页当前第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
Preliminary Technical Data
ADuC7032
Rev. PrD | Page 12 of 128
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
ILIN_NO_GND31
Control Unit disconnected from ground
GND = VDD ; 0V VLIN <18V ; VBAT = 12V
-1
1
mA
VLIN_DOM1
LIN Receiver Dominant State, VDD > 7.0V
0.4VDD
V
VLIN_REC1
LIN Receiver Recessive State, VDD > 7.0V
0.6VDD
V
VLIN_CNT1
LIN Receiver Centre Voltage, VDD > 7.0V
0.475VDD
0.5 VDD
0.525VDD
V
VHYS1
LIN Receiver Hysteresis Voltage
0.175VDD
V
VLIN_DOM_DRV_LOSUP1
LIN Dominant Output Voltage. VDD 7V, RL 500
1.2
V
VLIN_DOM_DRV_HISUP
LIN Dominant Output Voltage. VDD 18V,RL 500
2
V
VLIN_DOM_DRV_LOSUP1
LIN Dominant Output Voltage. VDD 7V, RL 1000
0.6
V
VLIN_DOM_DRV_HISUP1
LIN Dominant Output Voltage. VDD 18V,RL 1000
0.8
V
VLIN_RECESSIVE
LIN Recessive Output Voltage
0.8 VDD
V
VBAT-Shift31
0
0.1VDD
V
GND-Shift31
0
0.1VDD
V
Rslave
Slave Termination Resistance
20
30
47
K
VSerial Diode 31
Voltage Drop at the serial diode DSer_Int
0.4
0.7
1
V
LIN I/O General Contd.
Transmit Propagation Delay 1
VDDMIN = 7V
4
s
Bus Load Conditions ( CBUS
|| RBUS ):
1nF
||1k ; 6.8nF|| 660 ; 10nF || 500
Symmetry of Transmit
Propagation Delay1
Receive Propagation Delay 1
Symmetry of Receive
Propagation Delay1
VDDMIN = 7V
-2
2
6
-2
2
s
LIN V1.3 Specification
Bus Load Conditions ( CBUS
|| RBUS ) :
1nF
||1k ; 6.8nF|| 660 ; 10nF || 500
dt
dV
1
Slew Rate
Dominant and recessive Edges VBAT = 18V
1
2
3
V/s
dt
dV
1
Slew Rate
Dominant and recessive Edges VBAT = 7V
0.5
3
V/s
tSYM
tSYM1
Symmetry of rising and falling edge VBAT = 18V
Symmetry of rising and falling edge VBAT = 7V
-5
5
-4
4
s
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