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参数资料
| 型号： | ADUC7032BSTZ-8V-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 95/128页 |
| 文件大小： | 0K |
| 描述： | IC BATTERY SENSOR PREC 48-LQFP |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 标准包装 |
| 其它名称： | ADUC7032BSTZ-8V-RLDKR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
Preliminary Technical Data
ADuC7032
Rev. PrD | Page 69 of 128
The operating mode, clocking mode and programmable clock
divider are controlled via two MMRs, PLLCON and POWCON,
and the status of the PLL is indicated by PLLSTA. PLLCON
controls the operating mode of the clock system while
POWCON controls the core clock frequency and the power-
down mode. PLLSTA indicates the presence of an oscillator on
the XTAL1 pin, the PLL Lock status, and the PLL Interrupt.
It is recommended that before the ADuC7032 is powered down,
that the clock source for the PLL is switched to the Low Power
131kHz oscillator to reduce wake up time. The Low Power,
Oscillator is always active.
When the ADuC7032 wakes up from power down, the MCU
core will begin executing code once the PLL begins oscillating.
This occurs before the PLL has locked to a frequency of
20.48MHz. To ensure the Flash memory controller is executing
with a valid clock, the controller is driven with a PLL-Output/8
clock source while the PLL is locking. Once the PLL locks, the
PLL’s output is switched from the PLL-Output/8 to the locked
PLL-Output.
If user code requires an accurate PLL output, user code must
poll the Lock bit (PLLSTA[1]) after wake-up before resuming
normal code execution.
The PLL will be locked and executing user code within 2ms, if
the PLL is clocked from an active clock source, e.g. Low Power
131kHz oscillator after waking up.
PLLCON is a protected MMR with two 32 bit keys PLLKEY0, a
pre write key, and PLLKEY1, a post write key.
-
PLLKEY0 = 0x000000AA
-
PLLKEY1 = 0x00000055
POWCON is a protected MMR with two 32 bit
keys
POWKEY0, a pre write key, and POWKEY1, a post write key.
-
POWKEY0 = 0x00000001
-
POWKEY1 = 0x000000F4
An example of writing to both MMRs is shown below:
POWKEY0 = 0x01
//POWCON KEY
POWCON
= 0x00
//Full Power-down
POWKEY1 = 0xF4
//POWCON KEY
iA1*iA2
//dummy cycle
PLLKEY0 =
0xAA
//PLLCON KEY
PLLCON
=
0x0
//Switch to Low
//Power Osc.
PLLKEY1 = 0x55
//PLLCON KEY
iA1*iA2
//dummy cycle
PLLSTA Register :
Name :
PLLSTA
Address :
0xFFFF0400
Default Value :
0x02
Access :
Read/Write
Function :
This 8-bit register allows user code to monitor the lock state of the PLL and the status of the external crystal.
Table 35 : PLLSTA MMR Bit Description
Bit
Description
31-3
Reserved and should be written as zeros
2
XTAL Clock, Read Only
This is a live representation of the current logic level on XTAL1. This allows the user to check to see if an external clock
source is present. If present this bit will alternate high and low at a frequency of 32.768kHz.
1
PLL Lock Status Bit, Read Only
Set when the PLL is locked and outputting 20.48MHz.
Clear when the PLL is not locked and outputting a Fcore/8 clock source
0
PLL Interrupt:
Set if the PLL Lock status bit signal goes low.
Cleared by writing 1 to this bit
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