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参数资料
| 型号： | ADUC7032BSTZ-8V-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 94/128页 |
| 文件大小： | 0K |
| 描述： | IC BATTERY SENSOR PREC 48-LQFP |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 标准包装 |
| 其它名称： | ADUC7032BSTZ-8V-RLDKR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页当前第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
Preliminary Technical Data
ADuC7032
Rev. PrD | Page 68 of 128
ADUC7032 SYSTEM CLOCKS
The ADuC7032 integrates a highly flexible clocking system,
which may be clocked from one of three sources:
1.
An integrated on-chip precision oscillator
2.
An integrated on-chip low power oscillator.
3.
An external watch crystal
These three options are shown in Figure 27.
Each of the internal oscillators are divided by 4 to generate a
clock frequency of 32.768kHz. The PLL locks onto a multiple
(625) of 32.768kHz, supplied by either of the internal oscillators
or the external crystal, to provide a stable 20.48MHz clock for
the system. The core can operate at this frequency, or at binary
submultiples of it, which allows power saving if peak
performance is not required.
By default, the PLL is driven by the Low Power oscillator which
generates a 20.48MHz clock source. The ARM7TDMI Core, is
driven by a CD divided clock derived from the output of the
PLL. By default, the CD divider is configured to divide the PLL
output by 2, which generates a core clock of 10.24MHz. The
divide factor may be modified to generate a binary weighted
divider factor from 1 to 128, which may be altered dynamically
by user code.
The ADC is driven by the output of the PLL, divided to give an
ADC clock source of 512kHz. In low-power mode the ADC
clock source is switched from the standard 512kHz to the Low
Power 131kHz oscillator.
It should also be noted that the low power oscillator drives both
the watchdog and core wake-up timers through a divide by 4
circuit. A detailed block diagram of the ADuC7032 clocking
system is shown in Figure 27.
0
59
94
-0
27
SPI
CORE CLOCK
PLL OUTPUT
(20.48MHz)
UART
CORE CLOCK
PRECISION
131kHz
DIV 4
PRECISION
OSCILLATOR
LOW POWER
OSCILLATOR
EXTERNAL
32.768kHz
LOW POWER
131kHz
DIV 4
PLLCON
PLL
FLASH
CONTROLLER
ECLK 2.5MHz
PRECISION
32.768kHz
LOW POWER
32.768kHz
PLL OUTPUT
20.48MHz
CRYSTAL
CIRCUITRY
EXTERNAL CRYSTAL
(OPTIONAL)
PLL LOCK
1
8
ADCMDE
CLOCK
DIVIDER
CORE
CLOCK
1
2CD
MCU
ADC
CLOCK
ADC
HIGH ACCURCY
CALIBRATION
COUNTER
EXTERNAL
32.768kHz
PRECISION
131kHz
LOW POWER
CALIBRATION
COUNTER
LOW POWER
OSCILLATOR
TIMER 0
LIFE TIME
CORE CLOCK
EXTERNAL
32.768kHz
PRECISION
32.768kHz
LOW POWER
32.768kHz
GPIO_5
TIMER 1
CORE CLOCK
GPIO_8
LOW POWER
32.768kHz
TIMER 2
WAKE-UP
CORE CLOCK
LOW POWER
32.768kHz
PRECISION
32.768kHz
EXTERNAL
32.768kHz
WATCHDOG
TIMER 3
LOW POWER
32.768kHz
TIMER 4
STI
LOW POWER
32.768kHz
CORE CLOCK
LIN H/W
SYNCHRONIZATION
LOW POWER
32.768kHz
PLL OUTPUT
(5MHz)
Figure 27: ADuC7032 System Clock Generation
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PDF描述 |
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