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参数资料
型号： DS2196LN+
厂商： Maxim Integrated Products
文件页数： 13/157页
文件大小： 0K
描述： IC FRAMER DUAL T1 LIU 100-LQFP
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 90
控制器类型： T1 调帧器
接口： 并行/串行
电源电压： 3.135 V ~ 3.465 V
电流 - 电源： 85mA
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 100-LQFP
供应商设备封装： 100-LQFP（14x14）
包装： 托盘
DS2196
11 of 157
PIN
SYMBOL
TYPE
FUNCTION
43
TCLKOB
O
Transmit Clock Output from Formatter B.
44
DVSS
–
Digital Signal Ground.
45
DVDD
–
Digital Positive Supply. 3.3V (±5%).
46
TCLKOA
O
Transmit Clock Output from Formatter A.
47
TNEGOA /
TFSYNCA
O
Transmit Negative Data Output from Formatter A /
Transmit Frame Sync Pulse Output from Formatter A.
48
TPOSOA /
TNRZA
O
Transmit Positive Data Output / Transmit NRZ Data Output from
Formatter A.
49
TSERA
I
Transmit Serial Data Input for Formatter A.
50
TCLKA
I
Transmit Clock Input for Formatter A.
51
TSYNCA
I/O
Transmit Frame & Multiframe Pulse for/from Formatter A.
52
TCHCLKA /
TLCLKA
O
Transmit DS0 Channel Clock Output from Formatter A /
Transmit FDL Link Clock Output from Formatter A.
53
TCHBLKA /
TLINKA
I/O
Transmit Channel Blocking Clock Output from Formatter A /
Transmit FDL Link Data Input for Formatter A.
54
MUX
I
Bus Operation. 0 = Non-Mux Bus / 1 = Mux Bus Operation.
55
D0 / AD0
I/O
Data Bus Bit 0 / Address/Data Bus Bit 0. LSB.
56
D1 / AD1
I/O
Data Bus Bit 1 / Address/Data Bus Bit 1.
57
D2 / AD2
I/O
Data Bus Bit 2 / Address/Data Bus Bit 2.
58
D3 / AD3
I/O
Data Bus Bit 3 / Address/Data Bus Bit 3.
59
D4 / AD4
I/O
Data Bus Bit 4 / Address/Data Bus Bit 4.
60
D5 / AD5
I/O
Data Bus Bit 5 / Address/Data Bus Bit 5.
61
D6 / AD6
I/O
Data Bus Bit 6 / Address/Data Bus Bit 6.
62
D7 / AD7
I/O
Data Bus Bit 7 / Address/Data Bus Bit 7. MSB.
63
DVSS
–
I/O Digital Signal Ground.
64
DVDD
–
I/O Digital Positive Supply. 3.3V (±5%).
65
A0
I
Address Bus Bit 0. LSB.
66
A1
I
Address Bus Bit 1
67
A2
I
Address Bus Bit 2
68
A3
I
Address Bus Bit 3
69
A4
I
Address Bus Bit 4
70
A5
I
Address Bus Bit 5
71
A6
I
Address Bus Bit 6
72
A7 / ALE(AS)
I
Address Bus Bit 7 / Address Latch Enable (Address Strobe). MSB.
73
RD*(DS*)
I
Read Input (Data Strobe).
74
CS*
I
Chip Select. Active Low Signal.
75
WR*(R/W*)
I
Write Input (Read/Write).
76
RCHBLKA /
RLINKA
O
Receive Channel Blocking Clock Output from Framer A /
Receive FDL Link Data Output from Framer A.
77
RCHCLKA /
RLCLKA
O
Receive DS0 Channel Clock Output from Framer A /
Receive FDL Link Clock Output from Framer A.
78
RCLKIA
I
Receive Clock Input for Framer A.
79
RPOSIA
I
Receive Positive & NRZ Data Input for Framer A.
80
RNEGIA
I
Receive Negative & NRZ Data Input for Framer A.
81
RCLKA
O
Receive Clock Output from Framer A.
82
RSERA
O
Receive Serial Data Output from Framer A.
83
RMSYNCA
O
Receive Multiframe Pulse from Framer A.
84
RFSYNCA
O
Receive Frame Pulse from Framer A.
85
RLOSA/
LOTCA
O
Receive Loss Of Synchronization from Framer A /
Loss of Transmit Clock Framer A.
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