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参数资料
| 型号： | DSPB56362AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 122/152页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
Freescale Semiconductor
3-45
Figure 3-25 Asynchronous Bus Arbitration Timing
Figure 3-26 Asynchronous Bus Arbitration Timing
Background explanation for Asynchronous Bus Arbitration:
The asynchronous bus arbitration is enabled by internal synchronization circuits on BG, and BB inputs.
These synchronization circuits add delay from the external signal until it is exposed to internal logic. As a
result of this delay, a 56300 part may assume mastership and assert BB, for some time after BG is negated.
This is the reason for timing 250.
Once BB is asserted, there is a synchronization delay from BB assertion to the time this assertion is
exposed to other 56300 components which are potential masters on the same bus. If BG input is asserted
before that time, a situation of BG asserted, and BB negated, may cause another 56300 component to
assume mastership at the same time. Therefore some non-overlap period between one BG input active to
another BG input active, is required. Timing 251 ensures that such a situation is avoided.
BG1
BB
250
251
BG2
BG1
BG2
250+251
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PDF描述 |
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