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参数资料
| 型号： | DSPB56362AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 137/152页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页当前第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
Serial Host Interface (SHI) I2C Protocol Timing
DSP56362 Technical Data, Rev. 4
Freescale Semiconductor
3-59
3.13
Serial Host Interface (SHI) I2C Protocol Timing
Table 3-22 SHI I2C Protocol Timing
Standard I2C*
No.
Characteristics
Symbol/
Expression
Standard
Fast-Mode
Unit
Min
Max
Min
Max
Tolerable spike width on SCL or SDA
Filters bypassed
Narrow filters enabled
Wide filters enabled
—
0
50
100
—
0
50
100
ns
171
SCL clock frequency
FSCL
—
100
—
400
kHz
172
Bus free time
TBUF
4.7
—
1.3
—
s
173
Start condition set-up time
TSU;STA
4.7
—
0.6
—
s
174
Start condition hold time
THD;STA
4.0
—
0.6
—
s
175
SCL low period
TLOW
4.7
—
1.3
—
s
176
SCL high period
THIGH
4.0
—
1.3
—
s
177
SCL and SDA rise time
TR
—
1000
20 + 0.1
× C
b
300
ns
178
SCL and SDA fall time
TF
—
300
20 + 0.1
× C
b
300
ns
179
Data set-up time
TSU;DAT
250
—
100
—
ns
180
Data hold time
THD;DAT
0.0
—
0.0
0.9
s
181
Stop condition set-up time
TSU;STO
4.0
—
0.6
—
s
182
Capacitive load for each line
Cb
—
400
—
400
pF
183
DSP clock frequency
Filters bypassed
Narrow filters enabled
Wide filters enabled
FDSP
10.6
11.8
13.1
—
28.5
39.7
61.0
—
MHz
184
HREQ in deassertion to last SCL edge
(HREQ in set-up time)
tSU;RQI
0.0
—
0.0
—
ns
186
First SCL sampling edge to HREQ output
deassertion
Filters bypassed
Narrow filters enabled
Wide filters enabled
TNG;RQO
2
× T
C + 30
2
× T
C + 120
2
× T
C + 208
—
50
140
228
—
50
140
228
ns
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PDF描述 |
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参数描述 |
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