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参数资料
| 型号： | DSPB56362AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 95/152页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
Freescale Semiconductor
3-21
Table 3-10
DRAM Page Mode Timings, Two Wait States1, 2, 3, 4
No.
Characteristics
Symbol
Expression
80 MHz
Unit
Min
Max
131
Page mode cycle time for two consecutive accesses of the
same direction5
Page mode cycle time for mixed (read and write) accesses.5
tPC
3
× T
C
2.75 x Tc
37.5
34.4
—
ns
132
CAS assertion to data valid (read)
tCAC
1.5
× T
C 6.5
—
12.3
ns
133
Column address valid to data valid (read)
tAA
2.5
× T
C 6.5
—
24.8
ns
134
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
135
Last CAS assertion to RAS deassertion
tRSH
1.75
× T
C 4.0
17.9
—
ns
136
Previous CAS deassertion to RAS deassertion
tRHCP
3.25
× T
C 4.0
36.6
—
ns
137
CAS assertion pulse width
tCAS
1.5
× T
C 4.0
14.8
—
ns
138
Last CAS deassertion to RAS deassertion6
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.0
× T
C 6.0
3.5
× T
C 6.0
4.5
× T
C 6.0
6.5
× T
C 6.0
19.0
37.8
50.3
75.3
—
ns
139
CAS deassertion pulse width
tCP
1.25
× T
C 4.0
11.6
—
ns
140
Column address valid to CAS assertion
tASC
TC 4.0
8.5
—
ns
141
CAS assertion to column address not valid
tCAH
1.75
× T
C 4.0
17.9
—
ns
142
Last column address valid to RAS deassertion
tRAL
3
× T
C 4.0
33.5
—
ns
143
WR deassertion to CAS assertion
tRCS
1.25
× T
C 3.8
11.8
—
ns
144
CAS deassertion to WR assertion
tRCH
0.5
× T
C 3.7
2.6
—
ns
145
CAS assertion to WR deassertion
tWCH
1.5
× T
C 4.2
14.6
—
ns
146
WR assertion pulse width
tWP
2.5
× T
C 4.5
26.8
—
ns
147
Last WR assertion to RAS deassertion
tRWL
2.75
× T
C 4.3
30.1
—
ns
148
WR assertion to CAS deassertion
tCWL
2.5
× T
C 4.3
27.0
—
ns
149
Data valid to CAS assertion (write)
tDS
0.25
× T
C 3.0
0.1
—
ns
150
CAS assertion to data not valid (write)
tDH
1.75
× T
C 4.0
17.9
—
ns
151
WR assertion to CAS assertion
tWCS
TC 4.3
8.2
—
ns
152
Last RD assertion to RAS deassertion
tROH
2.5
× T
C 4.0
27.3
—
ns
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PDF描述 |
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