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参数资料
| 型号： | DSPB56362AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 96/152页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页当前第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页
External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
3-22
Freescale Semiconductor
153
RD assertion to data valid
tGA
1.75
× T
C 6.5
—
15.4
ns
154
RD deassertion to data not valid7
tGZ
0.0
—
ns
155
WR assertion to data active
0.75
× T
C 0.3
9.1
—
ns
156
WR deassertion to data high impedance
0.25
× T
C
—3.1
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56362.
4 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 3 × TC for
read-after-read or write-after-write sequences).
5 There are not any fast enough DRAMs to fit to two wait states Page mode @ 100MHz. See
6 BRW[1:0] (DRAM Control Register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
7 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-11
DRAM Page Mode Timings, Three Wait States1, 2, 3, 4
No.
Characteristics
Symbol
Expression
100 MHz
Unit
Min
Max
131 Page mode cycle time for two consecutive accesses of the
same direction
Page mode cycle time for mixed (read and write) accesses.
tPC
4
× T
C
3.5 x Tc
40.0
35.0
—
ns
132 CAS assertion to data valid (read)
tCAC
100 MHz:
2
× T
C 7.0
—
13.0
ns
133 Column address valid to data valid (read)
tAA
100 MHz:
3
× T
C 7.0
—
23.0
ns
134 CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
135 Last CAS assertion to RAS deassertion
tRSH
2.5
× T
C 4.0
21.0
—
ns
136 Previous CAS deassertion to RAS deassertion
tRHCP
4.5
× T
C 4.0
41.0
—
ns
137 CAS assertion pulse width
tCAS
2
× T
C 4.0
16.0
—
ns
138 Last CAS deassertion to RAS assertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.25
× T
C 6.0
3.75
× T
C 6.0
4.75
× T
C 6.0
6.75
× T
C 6.0
—
41.5
61.5
—
ns
Table 3-10
DRAM Page Mode Timings, Two Wait States1, 2, 3, 4 (continued)
No.
Characteristics
Symbol
Expression
80 MHz
Unit
Min
Max
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