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参数资料
| 型号： | GT-48001A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Switched Ethernet Controller For 10BaseX(10BaseX交换式快速以太网控制器) |
| 中文描述： | 交换式以太网控制器10BaseX（10BaseX交换式快速以太网控制器） |
| 文件页数： | 54/101页 |
| 文件大小： | 1235K |
| 代理商： | GT-48001A |
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GT-48001A Switched Ethernet Controller
56
Revision 1.6
Figure 12: ChipSel* Timing, 1 Word Burst Read
Figure 13: ChipSel* Timing, 3 Word Burst Read
13.2.1 Data Structure Format
Figure 14 shows the format of the STS data structure. The first word includes information about the destination port(s)
for this packet indicated by the first 8 bits. This word is useful for multicast packets only and is read back by the GT-
48001A by a one word burst read. The next word is the byte count and the type of packet, indicated by bit 21 (1 = mul-
ticast, 0 = unicast), also read back by the GT-48001A with a one word burst read. The third fourth and fifth word
includes the Destination Address and the Source Address read back by the GT-48001A with a three word burst read.
The assertion of this data is indicated by Chipsel*, a dedicated output pin. Please note that the assertion of the
ChipSel* does not necessarily happen in consecutive cycles. In other words, the RMON data is not read back by the
GT-48001A in three consecutive bursts.
T1 = GT-48001A CLK to Signal Delay (2 to 17ns)
T2 = DRAM Access Time from CAS* (0 to 15ns)
VALID DATA
.
T1
T2
T3
0ns
50ns
100ns
150ns
200ns
CLK (33 MHz)
RAS*
CAS*
ChipSel*
DDATA
T3 = DRAM Turn off Delay from RAS* (3 to 15ns)
T1 = GT-48001A CLK to Signal Delay (2 to 17ns)
T2 = DRAM Access Time from CAS* (15ns MAX)
T3 = DRAM Turn off Delay from RAS* (3 to 15ns)
VALID
VALID DATA
T1
T2
T4
T3
0ns
100ns
200ns
CLK (33 MHz)
RAS*
CAS*
ChipSel*
DDATA
T4 = Data Output Hold After CAS* LOW (5 MIN)
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PDF描述 |
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参数描述 |
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