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参数资料
| 型号： | GT-48001A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Switched Ethernet Controller For 10BaseX(10BaseX交换式快速以太网控制器) |
| 中文描述： | 交换式以太网控制器10BaseX（10BaseX交换式快速以太网控制器） |
| 文件页数： | 89/101页 |
| 文件大小： | 1235K |
| 代理商： | GT-48001A |
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GT-48001A Switched Ethernet Controller
88
Revision 1.6
Header Type, Latency Timer, Cache Line, Offset: 0x00C
For more information on these fields, please refer to the PCI specification.
Internal Register/DRAM Base Address Register, Offset: 0x010
Note: This register has special behavior in a plug and play environment (see Section 11.4 on page 45). The device
number can be changed in this register after RESET (see Section 7.3 on page 26).
Interrupt Pin and Li ne, Offset: 0x03c
Bi ts
Fi e l d Na m e
Fun cti o n
In iti a l Va l u e
7:0
CacheLine
Cache Line.
Specifies the GT-48001A’s cache line size (size=8).
Read only.
0x7
15:8
LatTimer
Latency Timer.
Specifies in units of PCI bus clocks the value of the
latency timer of the GT-48001A. Default is 256 cycles
(0xff).
0xff
23:16
HeadType
Header Type.
Specifies the layout of bytes 10 hex through 3f hex.
0x0
Bi ts
Fie l d Nam e
Fu nct i on
Ini t i a l Va lu e
21:0
-
These bits are cleared.
0x0
21
DramAccess
0 - Access internal registers
1 - Access DRAM array
0x0
26:22
DevNum
Device Number.
These bits specify the GalNet Device Number.
DAddr[4:0] at RESET
31:27
BaseAdd
Galnet Protocol Region (GPR) Base Address.
These bits set the base address for the GalNet Proto-
col Region. All GalNet devices in a system must have
the same GPR base address (see text.)
0x1
Bi ts
Fi e l d Na m e
Fun cti o n
In iti a l Va l u e
7:0
IntLine
Interrupt Line.
Provides interrupt line routing information.
0x0
15:8
IntPin
Interrupt Pin.
Indicates which interrupt pin the GT-48001A uses.
The GT-48001A uses INTA in the PCI slot.
0x1
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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