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参数资料
| 型号： | MT45W1MW16BDGB-708 AT |
| 厂商： | Micron Technology Inc |
| 文件页数： | 36/59页 |
| 文件大小： | 0K |
| 描述： | IC PSRAM 16MBIT 104MHZ 54VFBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | PSRAM（页） |
| 存储容量： | 16M (1M x 16) |
| 速度： | 70ns |
| 接口： | 并联 |
| 电源电压： | 1.7 V ~ 1.95 V |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 54-VFBGA |
| 供应商设备封装： | 54-VFBGA（6x8） |
| 包装： | 托盘 |
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16Mb: 1 Meg x 16 Async/Page/Burst CellularRAM 1.0 Memory
Timing Requirements
Table 15:
Burst WRITE Cycle Timing Requirements
104 MHz
80 MHz
Parameter
CE# HIGH between subsequent burst and
Symbol
t
CBPH
Min
5
Max
Min
5
Max
Units
ns
Notes
1
mixed-mode operations
Maximum CE# pulse width
t CEM
8
8
μs
1
CE# LOW to WAIT valid
t
CEW
1
7.5
1
7.5
ns
Clock period
t
CLK
9.62
20
12.5
20
ns
CE# setup to CLK active edge
Hold time from active CLK edge
Chip disable to WAIT High-Z output
CLK rise or fall time
t
t CSP
t
HD
t HZ
KHKL
3
2
20
8
1.6
4.5
2
20
8
1.8
ns
ns
ns
ns
Clock to WAIT valid
CLK HIGH or LOW time
Setup time to active CLK edge
t KHTL
t KP
t SP
3
3
7
4
3
9
ns
ns
ns
Notes:
1. When configured for synchronous mode (BCR[15] = 0), a refresh opportunity must be pro-
vided every t CEM. A refresh opportunity is satisfied by either of the following two condi-
tions: a) clocked CE# HIGH, or b) CE# HIGH for greater than 15ns.
Figure 26:
Initialization Period
V cc (MIN)
Table 16:
V cc , V cc Q = 1.7V
Initialization Timing Parameters
t PU
Devi c e rea d y for
normal operation
-70
Parameter
Initialization period (required before normal operations)
Symbol
t PU
Min
Max
150
Units
μs
PDF: 09005aef81cb58ed/Source: 09005aef81c7a667
16mb_burst_cr1_0_p23z_2.fm - Rev. H 4/08 EN
36
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