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参数资料
| 型号： | NOIH2SM1000S-HHC |
| 厂商： | ON Semiconductor |
| 文件页数： | 37/67页 |
| 文件大小： | 0K |
| 描述： | IC SPACE IMAGE SENSOR 84-JLCC |
| 标准包装： | 1 |
| 系列： | HAS2 |
| 象素大小： | 18µm x 18µm |
| 有源象素阵列： | 1024H x 1024V |
| 电源电压： | 3.3V |
| 类型： | CMOS 成像 |
| 封装/外壳： | * |
| 供应商设备封装： | * |
| 包装： | * |
| 其它名称： | CYIH1SM1000AA-HHCS CYIH1SM1000AA-HHCS-ND |
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NOIH2SM1000A
Table 31. PIN LIST
Pin No.
57
56
54
Name
A_IN3
A_IN4
PHOTODIODE
Type
AI
AI
AO
Input to PGA input multiplexer.
Input to PGA input multiplexer.
Reference photodiode
Purpose
Logic Control Inputs and Status Outputs
71
69
68
67
66
65
64
63
62
61
72
76
77
78
82
84
36
83
1
25
53
2
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
LD_Y
LD_X
LD_REG
RES_REGn
SYNC_YRD
SYNC_YRST
SYNC_XRD
CLK_YRD
CLK_YRST
CLK_X
EOS
YRST_YRDn
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DI
DO
DI
Parallel sensor programming interface shared address/data bus, MSB
Parallel sensor programming interface shared address/data bus, LSB
Load strobe: copy A[9..0] into Y1 start register
Load strobe: copy A[9..0] into X1 start register
Load strobe: copy A[7..0] into parameter register indicated by A[9..8]
Asynchronous reset for internal registers
Initialize Y read shift register (YRD) to position indicated by Y1 start register
Initialize Y reset shift register (YRST) to position indicated by Y1 start register
Initialize X read shift register (XRD) to position indicated by X1 start register
Advance shift register YRD one position
Advance shift register YRST one position
Advance shift register XRD; note: two clock cycles needed for one pixel output
End Of Scan monitor output for YRD,YRST,XRD shift registers, selected through
an internal register
Enable YRD to address the pixel array when ‘0’;
Enable YRST to address the pixel array when ‘1’
4
37
3
5
6
7
38
RESET
BLANK
SEL
PRECHARGE
R
S
CAL
DI
DI
DI
DI
DI
DI
DI
Reset the line pointed to by YRST (YRST_YRDn = ‘1’) or pointed to by YRD
(YRST_YRDn = ‘0’)
Assert when in line blanking / non-readout phase
Select for readout the line pointed to by YRST (YRST_YRDn = ‘1’) or YRD
(YRST_YRDn = ‘0’)
Pre-charge column bus
Sample the selected line’s levels onto the column amplifier reset level bus
Sample the selected line’s levels onto the column amplifier signal level bus
Calibrate PGA
ADC
30
27
23
22
IN_ADC
CLK_ADC
DATA_11
DATA_10
AI
DI
DO
DO
Analog input to ADC
ADC conversion clock, pixel rate, latency is 6.5 cycles
ADC data output, MSB
http://onsemi.com
37
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PDF描述 |
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参数描述 |
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